JPS62297933A - デイジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は、ディジタルデータを処理するディジタル信号
処理装置に関するものである。

従来の技術 近年、映像、音声の広い分野において、ディジタル信号
処理技術が用いられるようになった。ディジタル信号処
理の重要な一分野として、ディジタルフィルタがある。

ディジタルフィルタは、大別して、リカーシブ形とノン
リカーシブ形がある。

このうち、リカーシブ形は、その伝達関数Ｈ（Ｚ）で表
わすとき、例えば、次式のようになる。

Ｈ（Ｚ）　＝　　□　　　−・−・−・−・−（１）１
−　ａ　Ｚ−’ ここに、ａは１未満の正の実数である。（１）弐を実現
するブロック図は、第２図のようになる。入力端２１に
入力されたにビットのデータは、加算器２２に入力され
る。第２図のフィルタによる信号処理の後、Ｋビットの
データに対して、上位Ｌビットが増大する場合、加算器
２２の出力は（Ｌ＋Ｋ）ビットとなる。（Ｌ＋Ｋ）ビッ
トのデータは、単位遅延素子２４を経て、乗算器２３に
入力される。

発明が解決しようとする問題点 今、乗算器２３の乗算係数ａをＭビットのビットシフト
で実現するとすれば、乗算器２３の出力は（Ｌ＋に−Ｍ
）ビットのデータとなり、加算器２２に入力される。加
算器２２は、Ｋビットと（Ｌ＋に−Ｍ）ビットの加算演
算を行なうことになる。

フィルタの周波数特性の精度を向上しようとするとき、
乗算係数ａをａ　’、（ａ　’　＝ａ＋ｂ）とし、更に
有効桁を増やす場合を考える。この時、加算器２２にお
けるゲート遅延が、クロック周期以上になり、ある程度
以上の係数精度を与えることは困難であった。

問題点を解決するための手段 上記問題点を解決するために、本発明のディジタル信号
処理装置は、第１のリカーシブ形フィルタと、第２のリ
カーシブ形フィルタが並列に接続され、第１のリカーシ
ブ形フィルタと、第２のリカーシブ形フィルタとの出力
が加算されて出力されるように構成されており、第１の
リカーシブ形フィルタに入力されたにビットのデータは
、第１の加算器を経、て上位Ｌビットの付加された（Ｋ
＋Ｌ）ビットデータとなり、第１の単位遅延素子を経て
、第１０Ｍビットシフタを経て、第１の加算器に入力さ
れ、第１のリカーシブ形フィルタの出力は、第２のリカ
ーシブ形フィルタへ入力され、第１のＮビットシフタを
通過し、第２の加算回路へ入力され、第２の単位遅延素
子を経て、第２のＮビットシフタを通過して、第２の加
算器に入力され、第１のリカーシブ形フィルタと、第２
のリカーシブ形フィルタとの出力データが、第３の加算
器で加算され、出力されるように構成されている。

作用 本発明は、上記した構成をとることにより、従来、係数
精度によって制限されていた、出力周波数特性の精度を
著しく向上する効果がある。

実施例 以下、本発明のディジタル信号処理装置の一実施例につ
いて、図面に基づいて説明する。第１図は、本発明にお
けるディジタル信号処理装置ｌＯを示す。入力端１１に
、Ｋビットのデータが入力される場合を考える。第１の
加算器１２を通過して、オーバーフロー、Ｌビットの付
加された（Ｌ＋Ｋ）ビットのデータは、第１の単位遅延
素子１３を経て、第１のＭビットシフタ１４を通過して
、（Ｌ＋に−Ｍ）ビットのデータとなり、第１の加算器
１２に帰還する。ここで、係数ａとして、Ｍビットシフ
タを上げるために、係数すを用意し、Ｎビットシフト りにより□　を付加する場合、ゲート遅延量Ｎ のために、第１の加算器１２において、加算することが
不可能となることがあった。そこで、第２のリカーシブ
形フィルタ３１を用意する。第１のリカーシブ形フィル
タ３０の出力（Ｌ＋Ｋ）ビットを、第２のリカーシブ形
フィルタ３１に入力する。第１のＮビットシフタ１５を
通過したデータは、（Ｌ＋に−Ｎ）ビットとなり、第２
の加算器１６に入力され、出力として、オーバーフロー
、■ビットを含めて、（Ｌ＋に＋Ｉ−Ｎ）ビットとなり
、第２の単位遅延素子１７を経て、第２のＮビットシフ
タ１８を通過し、第２の加算回路１６へ帰還する。

第１のリカーシブ形フィルタ３０と、第２のリカーシブ
形フィルタ３１との出力は、第３の加算器１９で加算さ
れ、出力端４０に出力される。この結果、従来、ある程
度以上の係数精度を実現することが不可能であったリカ
ーシブ形フィルタを、理論上、精度の限界なく、実現で
きるようになった。この結果、所望の周波数特性のリカ
ーシブ形フィルタが実現できる。ここで、上述の説明で
は、（１１式の伝達関数で表わされるリカーシブ形ディ
ジタルフィルタについて説明したが、より一般的なリカ
ーシブ形フィルタにおいても、同様に動作する。

また、上述の説明では、乗算器として、ビットシフタを
使用したが、一般の乗算器を使用してもよい。また、上
述の説明では、第２のリカーシブ形フィルタを使用した
が、同様の構成の下に、第３、それ以上のリカーシブ形
フィルタを使用しても、同様に動作する。

発明の効果 本発明は、上記構成をとることにより、従来手法では周
波数特性精度に限界があったリカーシブ形フィルタに対
し、より高精度な特性が得られる手法を提供する。本手
法は、映像、音声、及びデータ処理の広い分野において
、適用可能である。

【図面の簡単な説明】

第１図は、本発明のディジタル信号処理装置の一例を示
したブロック図、第２図は、従来例を示すブロック図で
ある。 １１・・・・・・入力端、１２・・・・・・第１の加算
器、１３・・・・・・第１の単位遅延素子、１４・・・
・・・第１のＭビットシフタ、１５・・・・・・第１の
Ｎビットシフタ、１６・・・・・・第２の加算器、１７
・・・・・・第２の単位遅延素子、１８・・・・・・第
２のＮビットシフタ、１９・・・・・・第３の加算器、
４０・・・・・・出力端、３０・・・・・・第１のリカ
ーシブ形フィルタ、３１・・・・・・第２のリカーシブ
形フィルタ、１０・・・・・・ディジクル信号処理装置
。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 し腸−一−―−−１１１．−−−−−−■−−一神一一
一」第２図

Claims (1)

【特許請求の範囲】
1. 第１のリカーシブ形フィルタは、第１の加算器と、第１
   の単位遅延素子と、第１のＭビットシフタとを含み、第
   ２のリカーシブ形フィルタは、第１のＮビットシフタと
   、第２の加算器と、第２の単位遅延素子と、第２のＮビ
   ットシフタとを含み、第１のリカーシブ形フィルタと、
   第２のリカーシブ形フィルタが並列に接続され、第１の
   リカーシブ形フィルタと、第２のリカーシブ形フィルタ
   との出力が加算されて出力されるように構成されており
   、第１のリカーシブ形フィルタに入力されたにビットの
   データは、第１の加算器を経て上位Ｌビットの付加され
   た（Ｋ＋Ｌ）ビットデータとなり、第１の単位遅延素子
   を経て、第１のＭビットシフタを経て、第１の加算器に
   入力され、第１のリカーシブ形フィルタの出力は、第２
   のリカーシブ形フィルタへ入力され、第１のＮビットシ
   フタを通過し、第２の加算回路へ入力され、第２の単位
   遅延素子を経て、第２のＮビットシフタを通過して、第
   ２の加算器に入力され、第１のリカーシブ形フィルタと
   、第２のリカーシブ形フィルタとの出力データが、第３
   の加算器で加算され、出力されることを特徴としたディ
   ジタル信号処理装置。