JPH0445858B2 - - Google Patents
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- Publication number
- JPH0445858B2 JPH0445858B2 JP61233536A JP23353686A JPH0445858B2 JP H0445858 B2 JPH0445858 B2 JP H0445858B2 JP 61233536 A JP61233536 A JP 61233536A JP 23353686 A JP23353686 A JP 23353686A JP H0445858 B2 JPH0445858 B2 JP H0445858B2
- Authority
- JP
- Japan
- Prior art keywords
- bits
- bit
- latch
- adder circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000001934 delay Effects 0.000 claims description 10
- 230000003111 delayed effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル信号処理にてパイプライン
処理の際の加算器のビツト振り分けを行うように
したパイプライン加算回路に関するものである。
処理の際の加算器のビツト振り分けを行うように
したパイプライン加算回路に関するものである。
従来の技術
近年、デジタル信号処理において、加算器など
の遅延時間が問題となり、パイプライン処理が行
われるようになつてきている。
の遅延時間が問題となり、パイプライン処理が行
われるようになつてきている。
以下、図面を参照しながら上述のパイプライン
処理回路について説明する。第２図は従来例の加
算回路を用いた回路であり、第３図はそれをパイ
プライン処理した回路を示すものである。
処理回路について説明する。第２図は従来例の加
算回路を用いた回路であり、第３図はそれをパイ
プライン処理した回路を示すものである。
第２図において、２７，２８，３０，３２，３
３，３４はｍ＋ｎビツトのラツチ、２９，３１は
ｍ＋ｎビツトの加算器である。また、この第２図
の回路は、 Ｄ＝｛（Ａ＋Ｂ）／２＋Ｃ｝／２ という演算を行つている。ところが高い周波数の
データを扱うときなど、２９、３１の加算回路の
遅延時間が問題となつてくる。したがつて加算回
路をｍビツトとｎビツトに分けて演算するパイプ
ライン処理を行うようになつた。
３，３４はｍ＋ｎビツトのラツチ、２９，３１は
ｍ＋ｎビツトの加算器である。また、この第２図
の回路は、 Ｄ＝｛（Ａ＋Ｂ）／２＋Ｃ｝／２ という演算を行つている。ところが高い周波数の
データを扱うときなど、２９、３１の加算回路の
遅延時間が問題となつてくる。したがつて加算回
路をｍビツトとｎビツトに分けて演算するパイプ
ライン処理を行うようになつた。
第３図において、１，３，８，１０，１５，１
７，１９，２０，２２，２４，２６はｍビツトの
ラツチ、２，７，９，１４，１６，１８，２１，
２３，２５はｎビツトのラツチ、５，１２は１ビ
ツトのラツチ４，１１はｎビツトの加算回路、
６，１３はｍビツトの加算回路である。また、ラ
ツチ１，２は入力信号Ａのタイミングを揃えるラ
ツチであり、ラツチ３は上位ｍビツトをパイプラ
イン処理するために、一段遅らせるラツチであ
る。１７，１８および１９も前記ラツチ１，２お
よび３と同様のラツチで、その出力は加算回路
４，６に入る。ｎビツト加算回路４で下位ｎビツ
トの加算がなされ、キヤリはラツチ５で一段遅ら
せてｍビツトの加算回路６に入る。そして、その
結果としてｍ＋ｎ＋１ビツトになつたのをLSB
を捨ててｍ＋ｎビツトとし、即ち（Ａ＋Ｂ）／２
とし、次の加算回路１１，１３へ入り、同様の加
算を行い、｛（Ａ＋Ｂ）／２＋Ｃ｝／２の計算を行
つてｍ＋ｎビツトの結果を得る。
７，１９，２０，２２，２４，２６はｍビツトの
ラツチ、２，７，９，１４，１６，１８，２１，
２３，２５はｎビツトのラツチ、５，１２は１ビ
ツトのラツチ４，１１はｎビツトの加算回路、
６，１３はｍビツトの加算回路である。また、ラ
ツチ１，２は入力信号Ａのタイミングを揃えるラ
ツチであり、ラツチ３は上位ｍビツトをパイプラ
イン処理するために、一段遅らせるラツチであ
る。１７，１８および１９も前記ラツチ１，２お
よび３と同様のラツチで、その出力は加算回路
４，６に入る。ｎビツト加算回路４で下位ｎビツ
トの加算がなされ、キヤリはラツチ５で一段遅ら
せてｍビツトの加算回路６に入る。そして、その
結果としてｍ＋ｎ＋１ビツトになつたのをLSB
を捨ててｍ＋ｎビツトとし、即ち（Ａ＋Ｂ）／２
とし、次の加算回路１１，１３へ入り、同様の加
算を行い、｛（Ａ＋Ｂ）／２＋Ｃ｝／２の計算を行
つてｍ＋ｎビツトの結果を得る。
発明が解決しようとする問題点
しかしながら第３図の回路構成では、ラツチの
段数が多くなり、回路規模が非常に大きくなると
いう問題点を有していた。
段数が多くなり、回路規模が非常に大きくなると
いう問題点を有していた。
本発明は上記問題点に鑑み、ラツチの使用段数
が少なくてパイプライン処理が行える実用的な加
算回路を提供するものである。
が少なくてパイプライン処理が行える実用的な加
算回路を提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明のパイプラ
イン加算回路は、第１、第２、第３のｍ＋ｎビツ
トのデジタル信号に対して、ｍビツトのラツチ、
ｎビツトのラツチ、ｍ＋１ビツトのラツチ、ｎ−
１ビツトのラツチ、ｍ＋２ビツトのラツチ、ｎ−
２ビツトのラツチ、１ビツトのラツチ、ｎビツト
の加算回路、ｍビツトの加算回路、ｎ−１ビツト
の加算回路、ｍ＋１ビツトの加算回路を用いるこ
とを特徴とする。
イン加算回路は、第１、第２、第３のｍ＋ｎビツ
トのデジタル信号に対して、ｍビツトのラツチ、
ｎビツトのラツチ、ｍ＋１ビツトのラツチ、ｎ−
１ビツトのラツチ、ｍ＋２ビツトのラツチ、ｎ−
２ビツトのラツチ、１ビツトのラツチ、ｎビツト
の加算回路、ｍビツトの加算回路、ｎ−１ビツト
の加算回路、ｍ＋１ビツトの加算回路を用いるこ
とを特徴とする。
作 用
本発明は、上記した構成によつて、加算回路を
上位と下位の２つに分けパイプライン処理を用い
て加算を行うこととなり、従来にくらべてラツチ
の使用段数が少なくて済むものである。
上位と下位の２つに分けパイプライン処理を用い
て加算を行うこととなり、従来にくらべてラツチ
の使用段数が少なくて済むものである。
実施例
以下本発明の一実施例について図面を参照しな
がら説明する。第１図は本発明の一実施例におけ
るパイプライン処理回路のブロツク図を示すもの
である。第１図において、３５，３７，４９，５
１はｍビツトのラツチ、３６，５０はｎビツトの
ラツチ、４１，５２，５４，５６はｍ＋１ビツト
のラツチ、４２，５３，５５はｎ−１ビツトのラ
ツチ、４７はｍ＋２ビツトのラツチ、４６，４８
はｎ−２ビツトのラツチ、３９，４４は１ビツト
のラツチ、３８はｎビツトの加算回路、４０はｍ
ビツトの加算回路、４３はｎ−１ビツトの加算回
路、４５はｍ＋１ビツトの加算回路である。
がら説明する。第１図は本発明の一実施例におけ
るパイプライン処理回路のブロツク図を示すもの
である。第１図において、３５，３７，４９，５
１はｍビツトのラツチ、３６，５０はｎビツトの
ラツチ、４１，５２，５４，５６はｍ＋１ビツト
のラツチ、４２，５３，５５はｎ−１ビツトのラ
ツチ、４７はｍ＋２ビツトのラツチ、４６，４８
はｎ−２ビツトのラツチ、３９，４４は１ビツト
のラツチ、３８はｎビツトの加算回路、４０はｍ
ビツトの加算回路、４３はｎ−１ビツトの加算回
路、４５はｍ＋１ビツトの加算回路である。
以上のように構成されたパイプライン処理の加
算回路について説明する。３５，３６は入力信号
Ａのタイミングを合わせるラツチで、３７はパイ
プライン処理のため上位ｍビツトを一段、すなわ
ち基準クロツクパルス１クロツク分遅らせるラツ
チである。４９，５０および５１のラツチも上記
各ラツチ３５，３６および３７と同様のものであ
る。次にｎビツトのラツチ３６，５０の出力はｎ
ビツト加算回路３８で加算され、キヤリはラツチ
３９で１クロツク分遅延されたあと上位ｍビツト
の加算回路４０へ入り、加算され、ｍ＋ｎ＋１ビ
ツトの結果が得られる。次にLSBを捨ててｍ＋
ｎビツトとするのであるが、その時のビツトの振
り分け方が問題で、従来は上位ｍビツト、下位ｎ
ビツトと振り分けていたが、第１図の構成では上
位ｍ＋１ビツト、下位ｎ−１ビツトとしている。
これによつて、LSBを捨ててビツト数を落して
いるにもかかわらず、パイプライン処理における
上位加算回路の結果を次段の下位加算回路に落と
さなくてもよい。したがつて、第３図における加
算回路６と加算回路１１が連続しないように入れ
てあるラツチ９が不必要となり、数段を合せるた
めのラツチ８，２６，２５も必要なくなる。
算回路について説明する。３５，３６は入力信号
Ａのタイミングを合わせるラツチで、３７はパイ
プライン処理のため上位ｍビツトを一段、すなわ
ち基準クロツクパルス１クロツク分遅らせるラツ
チである。４９，５０および５１のラツチも上記
各ラツチ３５，３６および３７と同様のものであ
る。次にｎビツトのラツチ３６，５０の出力はｎ
ビツト加算回路３８で加算され、キヤリはラツチ
３９で１クロツク分遅延されたあと上位ｍビツト
の加算回路４０へ入り、加算され、ｍ＋ｎ＋１ビ
ツトの結果が得られる。次にLSBを捨ててｍ＋
ｎビツトとするのであるが、その時のビツトの振
り分け方が問題で、従来は上位ｍビツト、下位ｎ
ビツトと振り分けていたが、第１図の構成では上
位ｍ＋１ビツト、下位ｎ−１ビツトとしている。
これによつて、LSBを捨ててビツト数を落して
いるにもかかわらず、パイプライン処理における
上位加算回路の結果を次段の下位加算回路に落と
さなくてもよい。したがつて、第３図における加
算回路６と加算回路１１が連続しないように入れ
てあるラツチ９が不必要となり、数段を合せるた
めのラツチ８，２６，２５も必要なくなる。
したがつて、次段の加算回路４３，４５へ入る
ときは上位ｍ＋１、以下ｎ−１ビツトとなつてお
り、それぞれ入力信号Ｃの下位ｎ−１ビツトと加
算回路４３において加算され、上位ｍ＋１ビツト
とは加算回路４５において加算され、各加算回路
４３、４５の結果はまた１ビツトずれ上位ｍ＋２
ビツト、以下ｎ−２ビツトとなり、 Ｄ＝｛（Ａ＋Ｂ）／２＋Ｃ｝／２ の加算結果が得られる。
ときは上位ｍ＋１、以下ｎ−１ビツトとなつてお
り、それぞれ入力信号Ｃの下位ｎ−１ビツトと加
算回路４３において加算され、上位ｍ＋１ビツト
とは加算回路４５において加算され、各加算回路
４３、４５の結果はまた１ビツトずれ上位ｍ＋２
ビツト、以下ｎ−２ビツトとなり、 Ｄ＝｛（Ａ＋Ｂ）／２＋Ｃ｝／２ の加算結果が得られる。
以上のように本実施例によれば、パイプライン
処理における、ビツト振り分けを変えることで、
一段のラツチがとれ、回路の規模が小さくなる。
処理における、ビツト振り分けを変えることで、
一段のラツチがとれ、回路の規模が小さくなる。
発明の効果
以上のように、本発明によれば、加算回路にお
いてパイプライン処理のビツト振り分けを変える
ことで回路の規模を小さくするごとができ、実用
的効果大なるものがある。
いてパイプライン処理のビツト振り分けを変える
ことで回路の規模を小さくするごとができ、実用
的効果大なるものがある。
第１図は本発明の一実施例におけるパイプライ
ン加算回路の回路図、第２図、第３図はおのおの
従来例の加算回路の回路図である。 ３７，５１……ｍビツトのラツチ、３８，４
０，４３，４５……加算回路、３９，４４……１
ビツトのラツチ、４１……ｍ＋１ビツトのラツ
チ、４２……ｎ−１ビツトのラツチ、４６……ｎ
−２ビツトのラツチ、５６……ｍ＋１ビツトのラ
ツチ。
ン加算回路の回路図、第２図、第３図はおのおの
従来例の加算回路の回路図である。 ３７，５１……ｍビツトのラツチ、３８，４
０，４３，４５……加算回路、３９，４４……１
ビツトのラツチ、４１……ｍ＋１ビツトのラツ
チ、４２……ｎ−１ビツトのラツチ、４６……ｎ
−２ビツトのラツチ、５６……ｍ＋１ビツトのラ
ツチ。
Claims (1)
- １ 第１、第２、第３のｍ＋ｎビツトのデジタル
信号のうち、前記第１、第２のデジタル信号の上
位ｍビツトを基準クロツクパルス１クロツク分遅
延させるラツチと、前記第３のデジタル信号の上
位ｍ＋１ビツトを１クロツク分遅延させるラツチ
と、前記第１のデジタル信号の下位ｎビツトと第
２のデジタル信号の下位ｎビツトを加算する第１
の加算回路と、第１の加算回路のキヤリを１クロ
ツク分遅延させるラツチと、前記第１のデジタル
信号の上位ｍビツトと第２のデジタル信号の上位
ｍビツトとを加算する第２の加算回路と、前記第
１の加算回路の結果のｎ−１ビツトを１クロツク
分遅延するラツチと、第２の加算回路の結果の上
位ｍ＋１ビツトを１クロツク分遅延するラツチ
と、前記第１の加算回路の以下ｎ−１ビツトと第
３のデジタル信号の下位ｎ−１ビツトを加算する
第３の加算回路と、前記第３の加算回路のキヤリ
を１クロツク分遅延させるラツチと、前記第２の
加算回路の結果を１クロツク遅延させた上位ｍ＋
１ビツトと第３のデジタル信号の上位ｍ＋１ビツ
トとを加算する第４の加算回路と、前記第３の加
算回路の結果の下位ｎ−２ビツトを１クロツク分
遅延させるラツチとを備えたことを特徴とするパ
イプライン加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233536A JPS6388639A (ja) | 1986-10-01 | 1986-10-01 | パイプライン加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233536A JPS6388639A (ja) | 1986-10-01 | 1986-10-01 | パイプライン加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6388639A JPS6388639A (ja) | 1988-04-19 |
| JPH0445858B2 true JPH0445858B2 (ja) | 1992-07-28 |
Family
ID=16956588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61233536A Granted JPS6388639A (ja) | 1986-10-01 | 1986-10-01 | パイプライン加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6388639A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100256477B1 (ko) | 1994-09-03 | 2000-05-15 | 포만 제프리 엘 | 광 데이타 모듈 및 컴퓨터 시스템과, 무선 데이타 통신용 송수신기 |
-
1986
- 1986-10-01 JP JP61233536A patent/JPS6388639A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6388639A (ja) | 1988-04-19 |
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