JPH036690B2 - - Google Patents
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- JPH036690B2 JPH036690B2 JP59021113A JP2111384A JPH036690B2 JP H036690 B2 JPH036690 B2 JP H036690B2 JP 59021113 A JP59021113 A JP 59021113A JP 2111384 A JP2111384 A JP 2111384A JP H036690 B2 JPH036690 B2 JP H036690B2
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- 125000002015 acyclic group Chemical group 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は２進符号化されたデイジタル信号を処
理する非巡回型デイジタルフイルタに関する。
理する非巡回型デイジタルフイルタに関する。
（従来技術）
従来の直接型構成の非巡回型デイジタルフイル
タを第１図に示す。
タを第１図に示す。
第１図において、参照数字１１０−１〜１１０
−（Ｎ−１）は１サンプル周期分の遅延を与える
遅延素子である。入力端子１０１からの入力信号
は遅延素子１１１〜１１５に順次伝達される。入
力信号および各遅延素子１１０−１〜１１０（Ｎ
−１）の出力信号に対してそれぞれ係数a0〜aN-1
を乗算器１２０−０〜１２０−（Ｎ−１）により
乗算し、加算器１３０−１〜１３０−（Ｎ−１）
により順次各乗算器出力を加算することによりフ
イルタ出力が出力端子１０２に得られる。
−（Ｎ−１）は１サンプル周期分の遅延を与える
遅延素子である。入力端子１０１からの入力信号
は遅延素子１１１〜１１５に順次伝達される。入
力信号および各遅延素子１１０−１〜１１０（Ｎ
−１）の出力信号に対してそれぞれ係数a0〜aN-1
を乗算器１２０−０〜１２０−（Ｎ−１）により
乗算し、加算器１３０−１〜１３０−（Ｎ−１）
により順次各乗算器出力を加算することによりフ
イルタ出力が出力端子１０２に得られる。
ここで、係数a0〜aN-1はフイルタ特性を決定す
る定数であり、有限の語長を有する２進符号で表
わされるが一般に係数語長を短かくした場合はフ
イルタ特性が設計値より劣化する。
る定数であり、有限の語長を有する２進符号で表
わされるが一般に係数語長を短かくした場合はフ
イルタ特性が設計値より劣化する。
このため係数a0〜aN-1を、比較的長い語長（10
〜16ビツト）を用いて表わす必要があるが、乗算
器のハードウエア規模は係数語長に比例するた
め、この結果、フイルタのハードウエア規模の増
大を招くという欠点が従来回路にはある。
〜16ビツト）を用いて表わす必要があるが、乗算
器のハードウエア規模は係数語長に比例するた
め、この結果、フイルタのハードウエア規模の増
大を招くという欠点が従来回路にはある。
（発明の目的）
本発明の目的は上述の欠点を除去し短かい係数
語長でも十分なフイルタ特性が得られるフイルタ
を提供することにある。
語長でも十分なフイルタ特性が得られるフイルタ
を提供することにある。
（発明の構成）
本発明のフイルタは、それぞれが相異なる２つ
の入力信号X1(i)およびX2(i)（ｉ＝１、２、……、
Ｐ；Ｐは正整数）と係数K11(i)およびK21(i)とを
乗算し、K11(i)・X1(i)＋K21(i)・X2(i)なる信号を
第１の出力信号Y1(i)として出力するとともに前
記入力信号X1(i)およびX2(i)と係数K12(i)および
K21(i)とを乗算しK12(i)・X1(i)＋K22(i)・X2(i)な
る信号を発生しこの信号を１サンプル周期だけ遅
延させて第２の出力信号Y2(i)として出力するＰ
個の格子型回路ブロツクと、第ｊ（ｊ＝１、２、
……、Ｐ−１）段目の前記格子型回路ブロツクの
出力信号Y1(i)およびY2(i)を第ｊ＋１段目の格子
型回路ブロツクの入力信号X1（ｊ＋１）およびX2
（ｊ＋１）として与える伝達手段と、フイルタ入
力信号を第１段目の前記格子型回路ブロツクの前
記第１または第２の入力信号として供給するとと
もに前記フイルタ入力信号を少なくとも１サンプ
ル周期遅延させて第１段目の前記格子型回路ブロ
ツクの前記第２または第１の入力信号として供給
する入力手段と、最終段の前記格子型回路ブロツ
クの前記第２または第１の出力信号を少なくとも
１サンプル周期遅延させた信号と最終段の前記格
子型回路ブロツクの前記第１または第２の出力信
号とを加算しこの加算結果をフイルタ出力信号と
して出力する出力手段とから構成される。
の入力信号X1(i)およびX2(i)（ｉ＝１、２、……、
Ｐ；Ｐは正整数）と係数K11(i)およびK21(i)とを
乗算し、K11(i)・X1(i)＋K21(i)・X2(i)なる信号を
第１の出力信号Y1(i)として出力するとともに前
記入力信号X1(i)およびX2(i)と係数K12(i)および
K21(i)とを乗算しK12(i)・X1(i)＋K22(i)・X2(i)な
る信号を発生しこの信号を１サンプル周期だけ遅
延させて第２の出力信号Y2(i)として出力するＰ
個の格子型回路ブロツクと、第ｊ（ｊ＝１、２、
……、Ｐ−１）段目の前記格子型回路ブロツクの
出力信号Y1(i)およびY2(i)を第ｊ＋１段目の格子
型回路ブロツクの入力信号X1（ｊ＋１）およびX2
（ｊ＋１）として与える伝達手段と、フイルタ入
力信号を第１段目の前記格子型回路ブロツクの前
記第１または第２の入力信号として供給するとと
もに前記フイルタ入力信号を少なくとも１サンプ
ル周期遅延させて第１段目の前記格子型回路ブロ
ツクの前記第２または第１の入力信号として供給
する入力手段と、最終段の前記格子型回路ブロツ
クの前記第２または第１の出力信号を少なくとも
１サンプル周期遅延させた信号と最終段の前記格
子型回路ブロツクの前記第１または第２の出力信
号とを加算しこの加算結果をフイルタ出力信号と
して出力する出力手段とから構成される。
（実施例）
次に本発明について図面を参照して詳細に説明
する。
する。
第２図は本発明の一実施例を示す回路構成図で
ある。入力端子２０１から入力された信号は、第
１段目の格子型回路ブロツク２１１の第１の入力
端子２２１および１サンプル周期分の遅延を与え
る遅延素子２４１を介して第２の入力端子２２２
に与えられる。第１段目の格子型回路ブロツク２
１１では、それぞれ２つの入力端子２２１および
２２２に与えられる信号X1(1)およびX2(1)に基づ
いて、乗算器２５１〜２５４ならびに加算器２７
１および２７２により、２つの信号｛K11(1)・X1
(1)＋K21(1)・X2(1)｝および｛K12(1)・X1(1)＋K22
(1)・X2(1)｝を発生する。前者は出力信号Y1(1)と
して第１段目の格子型回路ブロツク２１１の第１
の出力端子２２３に出力され、後者は遅延素子２
４２を介して第２の出力端子２２４に出力信号
Y2(1)として出力される。
ある。入力端子２０１から入力された信号は、第
１段目の格子型回路ブロツク２１１の第１の入力
端子２２１および１サンプル周期分の遅延を与え
る遅延素子２４１を介して第２の入力端子２２２
に与えられる。第１段目の格子型回路ブロツク２
１１では、それぞれ２つの入力端子２２１および
２２２に与えられる信号X1(1)およびX2(1)に基づ
いて、乗算器２５１〜２５４ならびに加算器２７
１および２７２により、２つの信号｛K11(1)・X1
(1)＋K21(1)・X2(1)｝および｛K12(1)・X1(1)＋K22
(1)・X2(1)｝を発生する。前者は出力信号Y1(1)と
して第１段目の格子型回路ブロツク２１１の第１
の出力端子２２３に出力され、後者は遅延素子２
４２を介して第２の出力端子２２４に出力信号
Y2(1)として出力される。
これらの第１段目の格子型回路ブロツク２１１
の出力信号Y1(1)およびY2(1)は第２段目の格子型
回路ブロツク２１２への入力信号X1(2)およびX2
(2)として入力端子２２５および２２６にそれぞれ
入力され、同様な処理により出力信号Y1(2)およ
びY2(2)を出力端子２２７および２２８にそれぞ
れ出力する。同様にして第ｊ（ｊ＝１、２、……、
Ｐ−１）段目のブロツクの出力信号Y1(j)および
Y2(j)を第ｊ＋１段目のブロツクの入力信号X1（ｊ
＋１）およびX2（ｊ＋１）とし、順次処理を行な
つていく。最終の第Ｐ段目の格子型回路ブロツク
２１３の第１の出力端子２３１に得られる出力信
号Y1（Ｐ）と、第２の出力端子２３２に得られる
出力信号Y2（Ｐ）を遅延素子２４５によりＰサン
プル周期だけ遅延させた信号とを加算器２７７で
加算することにより出力端子２０２にフイルタ出
力が得られる。
の出力信号Y1(1)およびY2(1)は第２段目の格子型
回路ブロツク２１２への入力信号X1(2)およびX2
(2)として入力端子２２５および２２６にそれぞれ
入力され、同様な処理により出力信号Y1(2)およ
びY2(2)を出力端子２２７および２２８にそれぞ
れ出力する。同様にして第ｊ（ｊ＝１、２、……、
Ｐ−１）段目のブロツクの出力信号Y1(j)および
Y2(j)を第ｊ＋１段目のブロツクの入力信号X1（ｊ
＋１）およびX2（ｊ＋１）とし、順次処理を行な
つていく。最終の第Ｐ段目の格子型回路ブロツク
２１３の第１の出力端子２３１に得られる出力信
号Y1（Ｐ）と、第２の出力端子２３２に得られる
出力信号Y2（Ｐ）を遅延素子２４５によりＰサン
プル周期だけ遅延させた信号とを加算器２７７で
加算することにより出力端子２０２にフイルタ出
力が得られる。
なお、第２図において、参照数字２５５，２５
７，２５８，２５６，２５９，２６１，２６２お
よび２６０はそれぞれ係数K11(2)、K12(2)、K21
(2)、K22(2)、K11（Ｐ）、K12（Ｐ）、K21（Ｐ）および
K2（Ｐ）と入力信号とを乗算する乗算器、同数字
２７３〜２７６は加算器、同数字２４３および２
４４は１サンプル周期分の遅延を与える遅延素子
をそれぞれ示す。
７，２５８，２５６，２５９，２６１，２６２お
よび２６０はそれぞれ係数K11(2)、K12(2)、K21
(2)、K22(2)、K11（Ｐ）、K12（Ｐ）、K21（Ｐ）および
K2（Ｐ）と入力信号とを乗算する乗算器、同数字
２７３〜２７６は加算器、同数字２４３および２
４４は１サンプル周期分の遅延を与える遅延素子
をそれぞれ示す。
本発明のフイルタではフイルタ特性は乗算器の
係数K11(i)、K22(i)、K12(i)およびK21(i)（ｉ＝１、
２、……、Ｐ）の値により決定され、係数の語長
が短い場合でも良好な特性が得られる。
係数K11(i)、K22(i)、K12(i)およびK21(i)（ｉ＝１、
２、……、Ｐ）の値により決定され、係数の語長
が短い場合でも良好な特性が得られる。
第３図は短い係数語長（符号１ビツト、仮数部
６ビツト）を持つ従来構成と本発明の構成との損
失特性の比較を示す図であり、係数を量子化しな
い場合の特性（設計値）３０１に対し従来構成で
は特性３０２で示されるように、阻止域減衰量が
19dB劣化している。これに対し本発明の構成で
は、特性３０３で示されるように、6dBしか劣化
しない。
６ビツト）を持つ従来構成と本発明の構成との損
失特性の比較を示す図であり、係数を量子化しな
い場合の特性（設計値）３０１に対し従来構成で
は特性３０２で示されるように、阻止域減衰量が
19dB劣化している。これに対し本発明の構成で
は、特性３０３で示されるように、6dBしか劣化
しない。
従つて同一のフイルタ特性を得るために、本発
明の構成は従来構成よりも短い係数語長で済み、
ハードウエア規模を低減することができる。
明の構成は従来構成よりも短い係数語長で済み、
ハードウエア規模を低減することができる。
次に本発明に用いる乗算器の係数K11(i)、K22
(i)、K12(i)、K21(i)の間の対称性について説明す
る。
(i)、K12(i)、K21(i)の間の対称性について説明す
る。
従来構成においてフイルタの伝達関数Ｈ（ｚ）
は乗算器係数ai（ｉ＝０、１、……、Ｎ−１）に
より Ｈ（ｚ）＝N-1 〓n=0 aoz-n と表わされその周波数特性Ｈ（ej〓）は Ｈ（ej〓）＝N-1 〓n=0 aoe-jn〓 ０≦ω≦2π（ωは角周波数） となる。
は乗算器係数ai（ｉ＝０、１、……、Ｎ−１）に
より Ｈ（ｚ）＝N-1 〓n=0 aoz-n と表わされその周波数特性Ｈ（ej〓）は Ｈ（ej〓）＝N-1 〓n=0 aoe-jn〓 ０≦ω≦2π（ωは角周波数） となる。
群遅延時間特性が周波数に依らず一定な値を持
つ線形位相非巡回形フイルタの場合、従来構成に
おいては係数aiの間に次の(A)又は(B)のいずれかの
対称性が成立する。
つ線形位相非巡回形フイルタの場合、従来構成に
おいては係数aiの間に次の(A)又は(B)のいずれかの
対称性が成立する。
(A) aiaN-1-iｉ＝０、１、…、N/2−１、
Ｎ＝偶数
ｉ＝０、１、…、1/2(N-1)、
Ｎ＝奇数
又は
(B) ai＝-aN-1-iｉ＝０、１、…、N/2−１
Ｎ＝偶数
ｉ＝０、１、…、1/2(N-1)−１
Ｎ＝奇数
ａ１／２(N-1)＝０ Ｎ＝奇数
この関係は本発明の構成においては、係数K11
(i)、K22(i)、K12(i)、K21(i)の間に上記(A)および(B)
に対応してそれぞれ以下に示す（A′）および
（B′）の対称性を持たせることで実現できる。
(i)、K22(i)、K12(i)、K21(i)の間に上記(A)および(B)
に対応してそれぞれ以下に示す（A′）および
（B′）の対称性を持たせることで実現できる。
（A′） K11(i)＝K22(i)、K12(i)＝K21(i)
ｉ＝１、２、……、Ｐ
（B′） K11(i)＝K22(i)、K12(i)＝K21(i)
ｉ＝１、２、……、Ｐ−１
かつK11（ｐ）＝−K22（ｐ）、K12（ｐ）＝−K22
（ｐ） また、群遅延時間特性がサンプリング周波数の
１／４の周波数を中心として相補的な特性すなわち
群遅延時間特性τ（ω）が、 τ（ω）＋τ（π−ω）＝一定 を満たすスミス・デスミアフイルタと呼ばれるフ
イルタにおいては、従来構成における係数aiは次
の関係を持つ（Ｎは奇数）。
（ｐ） また、群遅延時間特性がサンプリング周波数の
１／４の周波数を中心として相補的な特性すなわち
群遅延時間特性τ（ω）が、 τ（ω）＋τ（π−ω）＝一定 を満たすスミス・デスミアフイルタと呼ばれるフ
イルタにおいては、従来構成における係数aiは次
の関係を持つ（Ｎは奇数）。
aN-1/2-2i＝aN-1/2+2i ｉ＝１、２、……、
Ｎ−１／４ かつ aN-1/2-(2i-1)＝−aN-1/2+(2i-1) ｉ＝１、２、……、Ｎ−１／４ この関係は、本発明の構成においては、係数
K11(i)、K22(i)、K12(i)、K21(i)の間の対称性が次
の対称性を有することにより達成できる。
Ｎ−１／４ かつ aN-1/2-(2i-1)＝−aN-1/2+(2i-1) ｉ＝１、２、……、Ｎ−１／４ この関係は、本発明の構成においては、係数
K11(i)、K22(i)、K12(i)、K21(i)の間の対称性が次
の対称性を有することにより達成できる。
K11(i)＝−K22(i)、K12(i)＝K21(i) ｉ＝奇数
K11(i)＝−K22(i)、K12(i)＝−K21(i) ｉ＝偶数
第４図ａ〜ｄは上述の係数の対称性がある場合
の本発明に用いる格子型回路ブロツクの構成例を
示し、それぞれ以下の対称性を有している。
の本発明に用いる格子型回路ブロツクの構成例を
示し、それぞれ以下の対称性を有している。
同図ａの場合：
K11(i)＝K22(i)＝Ka、K12(i)＝K22(i)＝Kb
同図ｂの場合：
K11(i)＝−K22(i)＝Ka、K12(i)＝−K21(i)＝Kb
同図ｃの場合：
K11(i)＝−K22(i)＝Ka、K12(i)＝K21(i)＝Kb
同図ｄの場合：
K11(i)＝K22(i)＝Ka、K12(i)＝−K21(i)＝Kb
同図ａ〜ｄにおいて、参照数字４０６，４０
７，４２６，４４６，４６６および４６７は係数
Kaと入力信号とを乗算する乗算器、同数字４２
７および４４７は係数−Kaと入力信号とを乗算
する乗算器、同数字４０８，４０９，４２８，４
４８，４４９および４６８は係数Kbと入力信号
とを乗算する乗算器、同数字４２９および４６９
は係数−Kbと入力信号とを乗算する乗算器、同
数字４１０，４１１，４３０，４３１，４５０，
４５１，４７０および４７１は加算器、同数字４
０５，４２５，４４５および４６５は入力信号を
１サンプル周期分だけ遅延させる遅延素子、同数
字４０１，４０２，４２１，４２２，４４１，４
４２，４６１および４２６は入力端子、同数字４
０３，４０４，４２３，４２４，４４３，４４
４，４６３および４６４は出力端子をそれぞれ示
す。
７，４２６，４４６，４６６および４６７は係数
Kaと入力信号とを乗算する乗算器、同数字４２
７および４４７は係数−Kaと入力信号とを乗算
する乗算器、同数字４０８，４０９，４２８，４
４８，４４９および４６８は係数Kbと入力信号
とを乗算する乗算器、同数字４２９および４６９
は係数−Kbと入力信号とを乗算する乗算器、同
数字４１０，４１１，４３０，４３１，４５０，
４５１，４７０および４７１は加算器、同数字４
０５，４２５，４４５および４６５は入力信号を
１サンプル周期分だけ遅延させる遅延素子、同数
字４０１，４０２，４２１，４２２，４４１，４
４２，４６１および４２６は入力端子、同数字４
０３，４０４，４２３，４２４，４４３，４４
４，４６３および４６４は出力端子をそれぞれ示
す。
（発明の効果）
以上、本発明には、係数の語長が短い場合でも
従来構成に比べて良好な特性を有するフイルタを
実現することが可能でありハードウエア規模を低
減することができるという効果がある。
従来構成に比べて良好な特性を有するフイルタを
実現することが可能でありハードウエア規模を低
減することができるという効果がある。
また、線形位相非巡回型フイルタや相補型群遅
延時間フイルタの場合も係数間に対称性を持たせ
ることにより実現できる。
延時間フイルタの場合も係数間に対称性を持たせ
ることにより実現できる。
第１図は従来の非巡回型デイジタルフイルタを
示す回路構成図、第２図は本発明の一実施例を示
す回路構成図、第３図は損失特性の比較を示す図
および第４図ａ〜ｄは本発明における係数が対称
な関係を有する場合の格子型回路ブロツクの構成
例を示す図である。 図において、１０１…フイルタ入力端子、１０
２…フイルタ出力端子、１１０−１〜１１０−
（Ｎ−１）…遅延素子、１２０−０〜１２０−（Ｎ
−１）…乗算器、１３０−１〜１３０−（Ｎ−１）
…加算器、２０１…フイルタ入力端子、２０２…
フイルタ出力端子、２１１〜２１３…格子型回路
ブロツク、２２１，２２２，２２５，２２６，２
２９，２３０…格子型回路ブロツク入力端子、２
２３，２２４，２２７，２２８，２３１，２３２
…格子型回路ブロツク出力端子、２４１〜２４５
…遅延素子、２５１〜２６２…乗算器、２７１〜
２７７…加算器、４０１，４０２，４２１，４２
２，４４１，４４２，４６１，４６２…格子型回
路ブロツク入力端子、４０３，４０４，４２３，
４２４，４４３，４４４，４６３，４６４…格子
型回路ブロツク出力端子、４０５，４２５，４４
５，４６５…遅延素子、４０６〜４０９，４２６
〜４２９，４４６〜４４９，４６６〜４６９…乗
算器、４１０，４１１，４３０，４３１，４５
０，４５１，４７０，４７１…加算器。
示す回路構成図、第２図は本発明の一実施例を示
す回路構成図、第３図は損失特性の比較を示す図
および第４図ａ〜ｄは本発明における係数が対称
な関係を有する場合の格子型回路ブロツクの構成
例を示す図である。 図において、１０１…フイルタ入力端子、１０
２…フイルタ出力端子、１１０−１〜１１０−
（Ｎ−１）…遅延素子、１２０−０〜１２０−（Ｎ
−１）…乗算器、１３０−１〜１３０−（Ｎ−１）
…加算器、２０１…フイルタ入力端子、２０２…
フイルタ出力端子、２１１〜２１３…格子型回路
ブロツク、２２１，２２２，２２５，２２６，２
２９，２３０…格子型回路ブロツク入力端子、２
２３，２２４，２２７，２２８，２３１，２３２
…格子型回路ブロツク出力端子、２４１〜２４５
…遅延素子、２５１〜２６２…乗算器、２７１〜
２７７…加算器、４０１，４０２，４２１，４２
２，４４１，４４２，４６１，４６２…格子型回
路ブロツク入力端子、４０３，４０４，４２３，
４２４，４４３，４４４，４６３，４６４…格子
型回路ブロツク出力端子、４０５，４２５，４４
５，４６５…遅延素子、４０６〜４０９，４２６
〜４２９，４４６〜４４９，４６６〜４６９…乗
算器、４１０，４１１，４３０，４３１，４５
０，４５１，４７０，４７１…加算器。
Claims (1)
- 【特許請求の範囲】 １ それぞれが相異なる２つの入力信号X1(i)お
よびX2(i)（ｉ＝１、２、……、Ｐ；Ｐは正整数）
と係数K11(i)およびK21(i)とを乗算し｛K11(i)・X1
(i)＋K21(i)・X2(i)｝なる信号を第１の出力信号Y1
(i)として出力するとともに前記入力信号X1(i)お
よびX2(i)と係数K12(i)およびK22(i)とを乗算し
｛K12(i)・X1(i)＋K22(i)・X2(i)｝なる信号を発生
しこの信号を１サンプル周期だけ遅延させて第２
の出力信号Y2(i)として出力するＰ個の格子型回
路ブロツクと、第ｊ（ｊ＝１、２、……、Ｐ−１）
段目の前記格子型回路ブロツクの出力信号Y1(j)
およびY2(j)を第ｊ＋１段目の格子型回路ブロツ
クの入力信号X1（ｊ＋１）およびX2（ｊ＋１）と
して与える伝達手段と、フイルタ入力信号を第１
段目の前記格子型回路ブロツクの前記第１または
第２の入力信号として供給するとともに前記フイ
ルタ入力信号を少なくとも１サンプル周期遅延さ
せて第１段目の前記格子型回路ブロツクの前記第
２または第１の入力信号として供給する入力手段
と、最終段の前記格子型回路ブロツクの前記第２
または第１の出力信号を前記Ｐサンプル周期遅延
させた信号と最終段の前記格子型回路ブロツクの
前記第１または第２の出力信号とを加算しこの加
算結果をフイルタ出力信号として出力する出力手
段とから構成したことを特徴とする非巡回型デイ
ジタル格子フイルタ。 ２ 前記係数K11(i)、K22(i)、K12(i)、K21(i)が、 (a) K11(i)＝K22(i)、K12(i)＝K21(i)、 (b) K11(i)＝−K22(i)、K12(i)＝−K21(i)、 (c) K11(i)＝−K22(i)、K12(i)＝K21(i)または (d) K11(i)＝K22(i)、K12(i)＝−K21(i) のうちのいずれかの対称性を持つことを特徴とす
る特許請求の範囲第１項記載の非巡回型デイジタ
ル格子フイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111384A JPS60165114A (ja) | 1984-02-08 | 1984-02-08 | 非巡回型デイジタル格子フイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111384A JPS60165114A (ja) | 1984-02-08 | 1984-02-08 | 非巡回型デイジタル格子フイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60165114A JPS60165114A (ja) | 1985-08-28 |
| JPH036690B2 true JPH036690B2 (ja) | 1991-01-30 |
Family
ID=12045823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111384A Granted JPS60165114A (ja) | 1984-02-08 | 1984-02-08 | 非巡回型デイジタル格子フイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60165114A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19960559A1 (de) * | 1999-12-15 | 2001-07-05 | Infineon Technologies Ag | Empfangsvorrichtung für winkelmodulierte Signale |
| EP3857712B1 (en) * | 2018-09-27 | 2022-11-02 | Universiteit Gent | Cascadable filter architecture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5343402A (en) * | 1976-10-01 | 1978-04-19 | Hitachi Ltd | Parcor-type digital filter |
-
1984
- 1984-02-08 JP JP2111384A patent/JPS60165114A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5343402A (en) * | 1976-10-01 | 1978-04-19 | Hitachi Ltd | Parcor-type digital filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60165114A (ja) | 1985-08-28 |
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