KR960701409A - 직접형 유한 임펄스 응답 필터 및 이 필터에서 스칼라 적을 계산하는 방법 - Google Patents

직접형 유한 임펄스 응답 필터 및 이 필터에서 스칼라 적을 계산하는 방법 Download PDF

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KR960701409A
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파자레 에에로
에에롤라 빌레
사라메키 타피오
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후수 티모
잉갈수오 세포
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파자레 에에로
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사라메키 타피오
리토니에미 타파니
후수 티모
잉갈수오 세포
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Abstract

본 발명은 직접형 유한 임펄스 응답(FIR)필터 및 이 필터에서 스칼라 적을 계산하는 방법과 직접형 디지탈 FIR필터를 설계하는 방법에 관한 것이다. 디지탈 입력신호의 연속 워드가 1워드 지속기간의 지여소자(50A-50D)를 갖는 지연선에서 지연되고, 이 지연선에서 발생된 다양하게 지여노딘 워드들과 대응하는 일정계수들간의 스칼라 적(積)이 계산된다. 본 발명에 따르면, 스칼라 적의 계산방법은 (a)직렬비트 감산기 및/또는 가산기 소자로 구성된 네트워크내에서 1비트씩 지연선의 입력(X) 및 출력(X1-X4)에서 워드의 비트들을 결합시키는 단계와; 여기서 적어도 하나의 직렬비트 감산기 및/또는 가산기 소자로 구성된 네트워크에서 얻어진 승산값을 2의 누승으로 곱하고(49A-49K)그 누승값을 합산(45-48)하여 스칼라 적을 산출하는 단계로 이루어진다.

Description

직접형 유한 임펄스 응답 필터 및 이 필터에서 스칼라 적을 계산하는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 5개 계수를 갖는 본 발명의 디지탈 필터의 블록다이어그램,
제5도는 제4도 디지탈 필터의 실시예를 나타낸 블록다이어그램,
제6도는 직렬비트 가산기 소자의 블록다이어그램이다.

Claims (5)

1워드 지속기간의 지연을 가져오는 자연선에서 디지탈 입력신호의 연속 워드를 지연시키는 단계와, 지연선에서 생성된 여러가지 지연된 워드와 대응되는 계수 사이의 스칼라 적을 계산하는 단계를 포함하는 직접형배 디지탈 FIR 필터에서 스칼라 적을 계산하는 방법에 있어서, 상기 계산하는 단계가; 직렬비트 감산기 및/또는 가산기 소자로 구성된 네트워크내에서 1비트씩 지연선의 입력 및 출력에서 워드의 비트들을 결합시키는 단계와; 여기서 적어도 하나의 직렬비트 감산기 및/또는 가산기 소자가 적어도 2개의 상이한 계수에 대한 승산동작을 수행하고 상기 직렬비트 감산기 및/또는 가산기 소자로 구성된 네트워크에서 얻어진 승산값을 2의 누승으로 곱하는 단계를 포함하고, 그 누승값을 합산하여 상기 스칼라 적을 산출하는 것을 특징으로 하는 직접형유한 임펄스 응답 필터에서 스카랄 적을 계산하는 방법.
직렬형태의 디지탈 워드를 수신하는 입력(X0)과, 다수의 1워드 자연소자(50A-50D)와, 각 자연소자의 후단에 위치한 출력(X1,X2,X3,X4)을 갖는 지연선과, 상기 지연선의 입력단(X0) 및 각 출력단(X1,X2,X3,X4)의 워드와 대응하는 계수 사이의 스칼라 적을 계산하는 계산수단과, 상기 계산된 스칼라 적이 가해지는 출력단(OUT)을 구비한 직접형 디지탈 FIR필터에 있어서, 상기 계산수단은 상기 지연선의 입력단(X0)및 각 출력단(X1,X2,X3,X4)에서의 워드 비트들을 결합하는 다수의 직렬비트 감산기 및/또는 가산기 소자(51-56)와, 상기 직렬비트 감산기 및/또는 가산기 소자의 네트워크에서 계산된 승산값을 2의 누승으로 곱해주는 수단(57A-D,58; 49A-49K, 45-47)을 포함하고, 상기 직렬비트 감산기 및/또는 가산기 소자는 적어도 하나의 직렬비트 감산기 및/또는 가산기 소자가 적어도 2개의 상이한 계수에 대한 승산작용을 하는 네트워크를 형성하고, 상기 2의 누승으로 곱해주는 수단의 계산값을 합산하여 상기 스칼라 적을 산출하는 것을 특징으로 하는 직접형 디지탈 FIR 필터.
제2항에 있어서, 상기 2의 누승으로 곱해주는 수단은 1비트 지연소자(49A-49K)와, 직렬비트 가산기 및 감산기 소자(45-48)와, 2의 누승을 위한 하나의 지연소자, 그리고 각 계수에 대한 1비트 직렬 가산기 또는 감산기소자로 구성된 출력 레지스터로 이루어지는 것을 특징으로 하는 직접형 디지탈 FIR 필터.
제2항에 있어서, 상기 지연선에서의 각 지연소자(50A-50D)는 n개의 1비트 지연소자(49)롤 구성되고, 여기서 n은 비트들의 워드 길이인 것을 특징으로 하는 직접형 디지탈 FIR 필터.
필터에 필요한 계수들을 결정하는 단계를 포함하는 직접형 디지탈 필터의 설계방법에 있어서, 필터의 특성을 고려하여 직렬비트 감삼기 및/또는 가산기 소자의 수를 최소화 하도록 상기 직렬비트 소자의 최대 수가 하나 이상의 상이한 계수들을 승산하는 데 이용하는 직렬비트 감산기 및/또는 가산기 소자가 이루어지는 네트워크를 설계하고, 2의 누승에 의한 곱셈을 수행하고 상기 네트워크의 계산값을 합산하는 출력 레지스터를 설계하는 단계를 추가로 포함하고, 상기 출력 레지스터가 1비트 지연소자와 직렬비트 가산기 및 감산기 소자들로 이루어지는 것을 특징으로 하는 직접형 디지탈 필터의 설계방법.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950703435A 1993-12-17 1994-12-16 직접형 유한 임펄스 응답 필터 및 이 필터에서 스칼라 적을 계산하는 방법 KR960701409A (ko)

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