JPS6030129B2 - 再帰形デジタルフイルタ - Google Patents

Description

【発明の詳細な説明】 本発明は、フィルタ入力ディジタル信号を供給かれる入
力端子及びフィル夕出力ディジタル信号を発生くる出力
端子を備える再帰形ディジタルフィル夕に関する。

再帰形ディジタルフィル外ま種々のものが既知である。

かかる既知の一つの再帰形ディジタルフィル夕は“直接
形式Ｄ”と呼ばれ、これは入力端子を有すると共に複数
の遅延装置から成る縦続接続回路を備えており、この縦
続接続回路の入力端子をこのフィルタ入力端子に結合す
る手段と、このフィル夕の出力端子をこの縦続接続回路
の入力端子に結合する手段が設けられている。またこの
ディジタルフィル夕は対応する遅延装置の出力端子に接
続した入力端子、及び出力端子をそれぞれ有する複数の
掛算器を備えており、各掛算器は、対応する遅延装置の
出力信号に重み付けすることにより各銭算器の出力端子
に積信号を発生させる重み係数を設定されている。また
このディジタルフィル夕は前記複数の蟹算器によすて発
生した積信号を供給される入力端子を有する第１加算手
段を備えており、この第１加算手段により前記債信号を
加算して和信号を発生させ、この和信号を前記縦続接続
回路の入力端子に供給している。既知の他の再帰形ディ
ジタルフィル夕は“直接形式１”と呼ばれ、これは直接
形式ロディジタルフィルタのいわゆる逆配置構成を有し
ている。かかる直接形式１ディジタルフィルタは直接形
式０ディジタルフィル夕において信号の方向を逆にし、
分岐点を加算器によって層替えかつ加算器を分岐点によ
って置替えることによって得られる。ディジタルフィル
外こおいては毎回信号サンプルと重み係数の掛算が行わ
れる。２進法で表わした２個の数を掛算した場合には、
一般に掛算すべき数の各々よりビット数の多いビット数
から成る数が得られる。

従って、順次の掛算の結果を第１蓄積装置に蓄積するた
めには、各掛算後に容量の漸増する第１蓄積装置が必要
になる。蓄積装置の蓄積容量を特定ビット数に制限する
ため、第１加算器によって供給する数を毎回量子化回路
におし、量子化する。

その結果、第１加算器によって供給する例えばｍ十ｒビ
ットの各数をｍビット数に変換する。このビット長の制
限は、いわゆる丸め（ｒｏｕｎｄｉｎｇ）の原理に従っ
て実現することができる。その場合２個のｍビット数の
間に配置されるｍ＋ｒビット数はその大きさがｍ＋ｒビ
ット数に最も近いｍビット数によって贋替える。その非
直線特性のためかかる量子化により多くの場合、対象と
する装置において不安定現象が起る。

再帰形ディジタルフィル夕においては量子化により、入
力信号の欠如せる場合または周期的入力信号が存在する
場合にいわゆるリミットサイクル（ｌｉｍｉｔｃｙｃｌ
ｅｓ）則ち自発または自然振動が生ずる。論文‘Ｓｅｃ
ｏｎｄ−ｏｒｄｅｒｄｉｇ雌ｌ ｆｉｌにｒｗｉｔｈｏ
ｎｌｙｏｎｅ ｍａｇｎｉｔｕｄｅ ‐ ｔｍｎＣａｔ
ｊｏｎ ｑ雌ｎｔｉｓｅｒ ａｎｄｈａｖｉｎｇ ｐ
ｒａｃｔｉｃａｌｌｙ ｎｏ ｌｉｍｉｔ ｃｙ
ｃｌｅｓ ”（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔにｒｓ
，ｌｓｔ．Ｎｏｖｅｍ皮ｒ ｌ９７３，ｖｏｌｕｍｅ
９，ＮｏＪ ２２，ｐａｇｅｓ５３１−５３２）は、大
きさを切縮めることによりｍ＋ｒビットのビット長を制
限することによって再帰形ディジタルフィル夕の安定度
を如何に増大できるかを示している。

その場合、ｍ＋ｒビット数は、規定されていないならば
符号および大きさを規定されかつ固定点表示される数に
変換し、然る後この数の第１有意ｍビットの最下位ビッ
トより有用でないビットを切捨てるようにする。前述し
た再帰形ディジタルフィル夕における上記安定度の増大
にり、その使用範囲がかなり拡大されている。

しかし、フィルタ係数の特定値において依然としてリミ
ットサイクルが起る。本発明の目的は、前述した再帰形
ディジタルフィル夕の安定度を一層改善することにある
。

本発明は、フィルタ入力信号が印加される入力端子及び
フィルタ出力信号を発生する出力端子を有する再帰形デ
ィジタルフィル夕であって、入力端子を有すると共に複
数の遅延装置から成る縦続接続回路と；該ディジタルフ
ィル夕の入力端子を前記縦続接続回路の入力端子に結合
する手段と、該ディジタルフィル夕の出力端子を前記縦
続接続回路の入力端子に結合する手段と；対応する遅延
装置の出力端子に接続した入力端子、及び出力端子をそ
れぞれ有する複数の掛算器とを備え、各掛算器はその入
力端子に印加された対応する遅延装置の出力信号に重み
係数を掛け重みづけすることにより各掛算器の出力端子
に榎信号を発生し；前記複数の鎖算器によって発生した
積信号を印加される入力端子を有し、かつ前記積信号を
加算して和信号を発生する第１加算手段と；前記和信号
を印加される入力端子、及び出力端子を有する量子化手
段と；前記量子化手段の出力端子を前記縦続接続回路の
入力端子に結合する手段とを備え、前記量子化手段はそ
の量子化動作を制御するための制御信号を印加される制
御入力端子を有し、前記制御信号に応答して前記量子化
手段は、前記制御信号があらかじめ定めた第１の値より
大きい場合、大きい値へ丸める丸め動作を行い、前記制
御信号があらかじめ定めた第２の値より小さい場合、小
さい値へ丸める動作を行い、前記あらかじめ定めた第１
の値を前記あらかじめ定めた第２の値より大きくするか
、又は前記あらかじめ定めた第２の値に等しくし；前記
制御信号を前記遅延装置の出力信号の重みづけされた信
号の和に等しくし、かつ前記制御信号を前記遅延装置の
出力端子に結合した入力端子を有する制御回路によって
発生するよう構成したことを特徴とする。ａ Ｔ
ｅｒｍｉｎｏｌｏｇｙ ｌｎ ｄｉｇｔａｌ ｓ
ｉ凱ａｌｐｒｏｃｅｓｓｍｇ；ｌＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎｓ ｏｎ Ａｕｄｉｏａｎｄ Ｅｌｅｃｔｒ
ｏ−ａＣｏ聡ｔｉｃＳ，Ｖｏｌ，ＡＵ−２０，ＮＯ．５
，Ｄｅｃｅｍｂｅｒｌ９７２，ｐａｇｅｓ３２２−３３
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ｔｅｍｅ ｚ川Ｓｊ劉ａｌｖｅｒａｒｂｅｉｔ肌ｇ
；日．Ｗ．Ｓｃｈ ｄ ｓｓｌｅｒ；Ｓｐｒｉｎ袋ｒ一
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Ｃｉｒｃｕｉｔ Ｔｈｅｏｒｙ，Ｖｏｌ．ＣＴ−１８，
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Ｔｈｅｏひ ａｎｄ ａｐｐｌｉｃａｔｉｏｎ ｏｆ
Ｌｉａｐｕｎｏｖ′ｓｄｉｒｅｃｔ ｍｅ比ｏｄ；Ｗ
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ｐａ群ｓ １４６一１５０．ｇ Ａ ｎｏｎ一ｌｉｎ
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Ｍｏｎｔｇｏｍｅひ； Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ
ｔｈｅ ｌＥＥＥＩｎｔｅｒｎａｔｊｏｎａＩ
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ｎｉｃａｔｉｏｎｓ，Ｐｈｉｌａｄｅｌｐｈｊａ ｌｏ
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一８．ｈ Ｌｉｍｉｔ ｃｙｃｌｅｓ ｄｕｅ ｔｏ
ａｄｄｅｒ ｏｖｅｈｌｏｗ ｍｄｉｇｉｔａｌ ｆ
ｉｌｔｅ岱 ； Ａ，Ｎ，ＷｉｌｌＳ。

ｎ ；ＩＥＥＥＴｒａ船ａｃｔｉｏｎｓ ｏｎ Ｃｉｒ
ｃｕｉｔＴｈｅｏひ，ＣＴ‐１９，Ｎｏ．４，Ｊ山ｙ
ｌ９７２，ｐａ鱒ｓ３４２一３４６．ｉ ＯｖｅｒＨ
ｏｗ ｏｓｃｍａｔｉｏｎｓ ｉｎ ｄｉｇｉはｌ ｍ
ｔｅ岱；Ｐ．Ｍ．Ｅｂｅれ，Ｊ．Ｅ．Ｍａｚｏ，Ｍ．Ｇ
．Ｔａｙｌｏｒ；ＴｈｅＢｅｌｌＳ＄ｔｅｍ Ｔｅｃｈ
ｎｉｃａｌ Ｊｏ川Ｍ１ ， Ｎｏｖｅｍ戊ｒｌ９６９
，ｐａ袋ｓ２９９９一３０２０（Ｆｉｇ．８），】
Ａ ｎｅｗ ａｐｐｒｏａｃｈ の ｔｈｅ ｒｅａ
ｌｉｓａｔｉｏｎ ｏｆｎｏｎ−ｒｅｃｕＲｉｖｅｄｉ
ｇｔａｌ ｆｉｌにｒｓ；Ａ Ｐｅｌｅｄ，Ｂ．Ｌｉｕ
；ｍＥＥ Ｔｒａｎｓａｃｔｉｏｍ ｏｎ Ａｕｄｉｏ
ａｎｄＥｌｅｃｔｒｏ−ａｃｏｕｓｔｉｃｓ，Ｖｏｌ
．ＡＵ−２１，Ｎｏ．６，Ｄｅｃｅｍｂｅｒｌ９７３．
図面につき本発明の実施例を説明する。

第１図は所定伝達特性を実現するための２次の純再帰形
ディジタルフィル夕を示す。

このフィル夕は加算器１の形態の入力回路を備える。こ
の加算器１の出力は蓄積装置２に結合し、この実施例で
は蓄積装置２はそれぞれ遅延装置Ｔを有する２個の遅延
装置２。および２．の直列回路で構成する。これら遅延
部の出力端子は掛算装置３の入力端子に接続する。この
実施例では掛算装置３は２個の掛算器３。および３，で
構成し、各掛算器の一方の入力端子は遅延部２。および
２，の対応出力端子にそれぞれ接続する。これら掛算器
３。および３，の出力は掛算器４の入力端子に結合し、
掛算器４の出力端子を量子化回路６を含む帰還回路５に
接続し、量子化回路６の出力端子を加算器１の第１入力
端子に接続する。図示の実施例では、瞬時ｔ＝ｎＴ（ｎ
＝０，１，２，３・・・）に周波数１／Ｔで生ずる一連
の２進数により構成される情報信号ｘ（ｎ）を加算器１
の第２入力端子に供給する。

かかる２進数は瞬時ｔ＝ｎＴにおけるアナログ信号の大
きさおよび極性を示す。遅延部２。

および２，の各々の遅延時間は２進数ｘ（ｎ）が発生す
る周波数の逆数に等しいことに注目する必要がある。こ
の純再帰形ディジタルフィル夕によって出力２進数ｙ（
ｎ）を発生させ、本例ではこの出力２進数を加算器１の
出力端子から導出する。

従って遅延部２。および２，はこの出力２進数を遅延し
たものを含むこととなる。これら遅延し出力２進数はそ
れぞれｙ（ｎ−１）およびｙ（ｎ−２）によって示すこ
とができる。これら２進数は、鶏算器３。および３，に
おいて常時はフィルタ係数発生源７から導出するフィル
夕係数ａおよびｂとそれぞれ掛算する。かかる態様で得
た贋ａ・ｙ（ｎ一１）およびｂ・ｙ（ｎ−２）を加算器
４において加算する。従って加算器４は２進数ｚｎ＝ａ
・ｙ（ｎ−１）十ｂ・ｙ（ｎ−２）を送出する。説明を
簡単にするため、２進数ｘ（ｎ），ｙ（ｎ），ｙ（ｎ−
１），ｙ（ｎ一２），Ｚ（ｎ）はフィルタ係数ａおよび
ｂと同じく固定方式で表わし、かつ符号および大きさを
表わすものとし、これら２進数の各々は１個の極性ビッ
トの他に当該２進数の大きさを示す１０ビットを含むも
のとする。かかる１０ビットは以下の説明において“大
きさビット”と称する。種々の２進数ビットは直列およ
び並列に生起することができるので、図面または明細書
においてはそのビットが直列または並列に生起する２進
数の間で区別することはしない。

２進数ｙ（ｎ−１）およびｙ（ｎ−２）にフィルタ係数
ａおよびｂをそれぞれ掛算することにより、それぞれ２
の固の大きさビットおよび１個の極性ビットを含む２進
数が得られる。

これら２進数を加算して得た２進数を鼻子化回路６に供
給し、量子化回路６はこの２進数を量子化し、１の固の
大きさビットのみ有する２進数に制限し、従ってこの２
進数は再び遅延部２ｏおよび２，に蓄積することができ
る。本発明においてはこの量子化回路６を制御回路８に
よって制御し、第１図の実施例ではこの制御回路８は加
算器９を備え、この加算器９には遅延部２，に蓄積した
２進数ｙ（ｎ−２）と、係数−１を掛算した加算器４の
出力２進数とを供給する。この掛算は鶏算器１０によっ
て行ない、掛算器１０の第１入力端子は加算器４の出力
端子に接続し、損算器１０の第２入力端子には例えば係
数発生源７から係数一１を供給する。掛算器１０におけ
る−１との掛算は加算器４によって供給する２進数の符
号ビットを例えば反転回路を介して反転することによっ
ても実現することができる。加算器９は２進数ｙ（ｎ−
２）および山〔ａｙ（ｎ−１＞十ｂｙ（ｎ−２）〕の代
数和に等しい２進数ｐ（ｎ）を供給する。

ｐ（ｎ）に応じて加算器４によって供給される２進数ｚ
ｎが量子化される、即ち次の関係式ｚｋ２（ｎ）＝ａｙ
（ｎ−１）十ｂｙ（ｎ−２）十Ｅｎ（但しＥｎは亀子化
誤差）を満足する２進数ｚｋ２（ｎ）に変換される。

特に２進数ｐ（ｎ）が正（ｐ（ｎ）＞０）の場合即ちｙ
（ｎ−２）＞ｚ（ｎ）の場合には、２進数ｚ（ｎ）は大
きい値へ丸められる（ｒｏｕｎｄｕｐ）．ｐ（ｎ）が負
（ｐ（ｎ）＜０）の場合則ちｙ（ｎ−２）＜ｚ（ｎ）の
場合には、２進数ｚ（ｎ）は小さい値へ丸められ（ｒｏ
ｕｎｄｄｏｗｍ）、ｐ（ｎ）＝０の場合には、ｚｎは適
正な語長を有するものでｚ（ｎ）は量子化する必要がな
い。第２図は第１図の再帰形ディジタルフィル夕におけ
る量子化を図的に示す。

第２ａ図および第２ｂ図の両方においては機軸に沿って
倍数２‐１ｏを記載してある。遅延部２。および２，に
蓄積される２進数はかかる量子化された値即ち量子化値
のみ有することができるものとする。第２図において実
線矢印は加算器４の畠子化されない出力２進数ｚ（ｎ）
＝ａｙ（ｎ−１）十ｂｙ（ｎ−２）の位置を示す。第２
ａ図においてｚ（ｎ）はｚ（ｎ）より小さい値−７．２
‐ｌｏおよびｚｎより大きい値一６．２‐ｌｏの間に位
置している。ｙ（ｎ一２）は値−２‐１０を有し、ｚｎ
より大きいので、量子化回路６の出力２進数ｚｋＷ（ｎ
）は大きい値−６．２‐ｌｏに等しくなる。従ってｚ（
ｎ）は大きい値へ丸められることになる。この丸めを第
２ａ図において破線によって示す。第２ｂ図においては
ｚ（ｎ）の値はｚｎより小さい値＋５．２‐ｌｏおよび
ｚｎより大きい値＋６．２‐ｌｏの間に位置しており、
ｙ（ｎ−２）は値−２‐ｌｏを有している。この場合ｙ
（ｎ−２）はｚｎより小さいから、ｚｋ２（ｎ）は小さ
い値＋５・２‐ｌｏに等しくなり、従って２進数ｚ（ｎ
）は小さい値へ丸められる。既知の２進数丸め原理と異
なり本発明の再帰型ディジタルフィル夕においては、２
進数を丸める方向は、丸めるべき２進数自体によって決
定せず、基準２進数則ち本実施例では２進数ｙ（ｎ−２
）に対する丸めるべき２進数の位置によって決定すると
いう丸め原理を用いる。

本発明では上記の原理を用いて、すべての時間における
丸め誤差Ｅｎの極性は加算器９によって供給する２進数
ｐ（ｎ）の極性に等しくなるようにする。

かかる態様において、２つの形式のリミットサイクルし
か起らない則ち周期Ｔを有するリミットサイクルおよび
周期２Ｔを有するリミットサイクルしか起らない再起形
ディジタルフィル夕を実現した。量子化回路を特に良好
な結果を与える大きさ切り縮め装置で構成する前述した
再帰形ディジタルフィル夕に対し、本発明の原理を適用
した場合依然として発生する多数の異なるリミットサイ
クルは大幅に減少し、しかもいずれのりミットサイクル
が生ずるかも既知である。即ちフィルタ係数ａが零を越
えかつこれと同時にフィルタ係数ｂが零より小さい場合
には、周期Ｔのリミットサイクルだけが生ずる一方、両
方のフィルタ係数ａおよびｂが零より４・ごい場合には
周期２Ｔのリミットサイクルだけが生ずる。本発明によ
る原理を使用して上述した範囲で安定な再帰形ディジタ
ルフィル夕を実現したが、これは前記文献（ｆ）および
（ｈ）において使用されているのと同様なエネルギーの
概念によって証明することができる。

この概念の出発点となるのは次式で表わされるいわゆる
エネルギーマトリックスである。

前記エネルギーの概念から条件Ｅｎ〔ｙ（ｎ−２）−ａ
ｙ（ｎ−１）−ｂｙ（ｎ−２）〕と０が得られ、これは
、安定な再帰形ディジタルフィル夕を実現するため量子
化誤差Ｅｎが満足しなければならない条件であり、上述
したように本発明によって満足される。

上述した再帰形ディジタルフィル夕の実用に当りディジ
タルアナログ変換器およびアナログ低域通過フィル夕の
直列回路をディジタルフィル夕の出力端子に接続しても
、周期Ｔまたは２Ｔの２個の残存リミットサイクルは障
害とはならない。

前記ディジタルフィル夕の出力２進数を更にディジタル
処理するに当り、例えばこれら出力２進数をディタル方
式で変調した場合には、周期Ｔおよび２Ｔのこれら２個
のＩＪミットサイクルによっても不所望の擾乱現象が起
る。更に本発明によれば、周期Ｔおよび２Ｔの前記リミ
ットサイクルは起らず、従っていわゆる絶対安定領域内
に位置するフィルタ係数ａ，ｂのあらゆる組合せにつき
安定な再起形ディジタルフィル夕を実現することができ
る（前出の文献ｅの第３図参照）。

次に量子化ステップｑによって説明する。

用語“量子化ステップ”は遅延部２。および２，に蓄積
する２進数の最下位ビットの値を意味する。前述したよ
うに、これら遅延部には１の因の大きさビットを蓄積す
ることができ、これら２進数はその符号および大きさを
固定点方式で規定されると仮定した。これがため順次の
ビットは値（１′２）１：（１′２）２：（１′２）３
．．．．．．：（１′２）９・（１／２）ｌｏを有し
、従ってこれら２進数に対し量子化ステップの値はｑ＝
（１′２）ｌｏとする。上述した所の他、量子化回路６
は丸めのためだけでなく、加算器４によって供給される
２進数につき大きさ切り縮めを行なうためにも構成配置
する。第１図に示したディジタルフィル外こおいて加算
器９の出力２進数ｐ（ｎ）が量子化ステップｑ以上（ｐ
（ｎ）とｑ）である場合には、加算器４の出力２進数ｚ
（ｎ）は量子化回路６において再び大きい丸められる。

一方ｐ（ｎ）が−ｑ以下（ｐ（ｎ）ミ−ｑ）以下である
場合には、加算器４の出力２進数ｚｎは再び小さい値へ
丸められる。しかし２進数ｐ（ｎ）の値が−ｑおよび＋
ｑの間に位置する（一ｑ＜ｐ（ｎ）＜十ｑ）場合には、
加算器４の出力２進数ｚ（ｎ）につき大きさ切り縮めが
行なわれる。第１図の実施例においては２進数ｙ（ｎ−
２）および−ａｙ（ｎ−１）−ｂｙ（ｎ−２）に代え２
進数ａｙ（ｎ−１）および−２〔ａｙ（ｎ−１）十ｂｙ
（ｎ−２）〕も加算器９に供給できることに注目する必
要がある。

かかる２進数は掛算器３。および掛算器１０の出力端子
から導入することができ、その際掛算器１川ま掛算係数
−２を供給する必要がある。この場合加算器９の出力２
進数はｐ（ｎ）＝ａｙ（ｎ−１）−２〔ａｙ（ｎ−１）
十の（ｎ−２）〕となる。この場合ｐ（ｎ）Ｚｑであれ
ば加算器４の出力２進数ｚ（ｎ）は再び大きい値へ丸め
られ、ｐ（ｎ）ミーｑならば再び小さい値への丸めが行
なわれ、ｌｐ（ｎ）ｌ＜ｑならば加算器４の出力２進数
ｚ（ｎ）につき再び大きさ切り縮めが行なわれる。また
上記の式ｐ（ｎ）＝ａｙ（ｎ−１）−２〔ａｙ（ｎ−１
）十ｂｙ（ｎ−２）〕は、特に前出の文献ｈによりマト
リックスｗを（ここでッはフィルタ係数ａおよびｂの関
数）に等しくなるよう選定した場合エネルギーの概念か
ら導出することができる。

第３図は第１図に示したフィル夕のいわゆる逆配置の実
施例を示す。

第３図において第１図のものと対応する要素は同一番号
で示す。またこの実施例においては量子化回路６を、加
算器４の出力端子および遅延部２ｏの入力端子間に形成
される回路に設け、かつ加算器４の出力２進数につき丸
めまたは大きさ切り縮めを行なうように構成配置する。
本実施例では量子化回路６の制御は、掛算係数−１を有
する掛算器１９および２０を介しそれぞれ遅延部２，お
よび加算器４から導出する２進数−ｙ２（ｎ）および−
〔ａｙ，（ｎ）＋ｙ２（ｎ）〕に応じて行なうようにす
る。

加算器９によって供給される２進数をｐｎ＝−ａｙ，（
ｎ）−公２（ｎ）で示し、かつ加算器４によって供給さ
れる２進数をｚｎ＝ａｙ，（ｎ）＋ｙ２（ｎ）で示せば
、ｐ（ｎ）が１量子化ステップ以上（ｐ（ｎ）Ｚｑ）で
ある場合には再び２進数ｚ（ｎ）は量子化回路６におい
て大きい値へ丸められる。

ｐ（ｎ）が−ｑ以下（ｐ（ｎ）三一ｑ）である場合には
、２進数ｚ（ｎ）は小さい値へ丸められ、ｐ（ｎ）の絶
対値が量子化ステップｑより小さ（ｌｐ（ｎ）ｌ＜ｑ）
場合には、ｚ（ｎ）に対し再び大きさ切り縮めが行なわ
れる。この再帰形ディジタルフィル夕においては２進数
ｐ（ｎ）＝−ａｙ，（ｎ）−沙２（ｎ）は、掛算器３ｏ
の出力端子に生ずる２進数ａｙ，（ｎ）と、係数２を
掛算され遅延部２，の出力端子に生ずる２進数ｙ２（ｎ
）とを加算して得た加算器９の出力２進数に係数（一１
）を鞠算することによっても得ることができる。

既に述べたように、上述した構造の回路によってディジ
タル発振器を構成することができる。

第４図はかかるディジタル発振器の実施例を示す。特に
第４図は、正弦波信号のディジタル符号化標本値を発生
するよう横成配置した２次ディジタル発振器を示す。前
述した再帰形ディジタルフィル夕に比較してディジタル
発振器は、所望の正弦波信号に対応するりミットサイク
ルを発生するよう横成する。

第４図に示したディジタル発振器の回路は第１図に示し
たディジタルフィル夕に相当の範囲まで対応する。従っ
て第４図において第１図と対応する要素は同一番号で示
す。掛算係数ａおよびｂはそれぞれ掛算器３。

および３，に供給する。掛算係数ａは所望正弦波信号の
周期を決定する。通常の如く掛算係数ｂは値＋１に等し
く選定し、これは減衰されない振動を発生させる。この
ディジタル発振器においてはしジスタ部２ｏおよび２，
はその大きさがある最大値ｙｍａｘ（ｎ）例えば値０．
５を越えない２進数を蓄積するよう構成配置し、その場
合量子化回路６の出力２進数を処理するため非直線性処
理装置を用いて、その大きさが前記最大値ｙｍ凶（ｎ）
を越える量子化回路６の出力２進数をその大きさが前記
最大値ｙ肌ｘ（ｎ）に等しい２進数によって暦替えるの
が普通である。

かかる処理方式は飽和形処理方式として既知であり、第
４図において装置１１（飽和装置）によって示す。（ま
た前出の文献（ｈ）および（ｉ）を参照）。飽和形処理
方式は本発明の範囲内にはないので、詳細な説明は省略
する。

第４図のディジタル発振器では量子化回路６は、加算器
４によって供給される２進数を制御回路８により供給さ
れる２進数に応じて大きい値または小さい値へ丸めるよ
う構成配置する。

第１図と同様にこの制御回路８は加算器９および掛算器
１０を備える。２つの２進数−ａｙ（ｎ−１）および十
２ 〔ａｙ（ｎ一１）十ｂｙ（ｎ−２）〕をこの加算器
９に供給すると、加算器９はこれに応答して２進数ｐ（
ｎ）＝−ａｙ（ｎ−１）十２〔ａｙ（ｎ−１）十ｂｙ（
ｎ−２）〕を発生する。

加算器９に供給するこれら２進数は、掛算器３ｏの出力
から掛算器２１を介しまた加算器４の出力から掛算器１
０を介してそれぞれ導出する。鞠算器１０および２１に
それぞれ掛算係数＋２および−１を供給する。このディ
ジタル発振器では大きさ切り縮めは行なわれず、加算器
４の出力２進数ｚｎは、ｐ（ｎ）が正（ｐ（ｎ）＞０）
の場合再び大きい値へ丸められ、かつｐ（ｎ）が負（ｐ
（ｎ）く０）の場合小さい値へ丸められる。本発明によ
れば、丸め誤差Ｅｎの極性は加算器９によって供給され
る２進数ｐ（ｎ）の極性に常に等しくなるようにするこ
ことができる。

従って、一つの所定振幅のみ有する正弦波振動だけを発
生できる安定なディジタル発振器を実現することができ
る。安定なディジタル発振器のための条件は、再びエネ
ルギーの概念から誘導することができる（例えば前出の
文献（ｆ），（ｇ）および（ｈ）を参照）。

ｂ＝−１であるから前記２つのエネルギーマトリックス
は両方共同じ形を有することとなる。即ちこの値のｂに
対しこれらヱネルギ−マトリックスは両方共に変化する
。

このエネルギーの概念から、関係式Ｅｎ〔ａｙ（ｎ−１
）−公（ｎ−２）〕と０が満足されれば一つの特定振幅
だけ有する正弦波信号を発生できるディジタル発振器が
得られる。上述した態様に加え、加算器９の出力２進数
ｐｎは掛算器３，の出力２進数および加算器４の出力２
進数を加算器９に直接供給することによっても得ること
ができる。

また掛算器３ｏの出力２進数を係数２を掛算した掛算器
３，の出力２進数に加算することもできる。第４図のデ
ィジタル発振器は、第１図のディジタルフィル夕につき
説明したのと同一態様でその逆構成配置に変換すること
ができる。

かかる構成のディジタル発振器において量子化回路６は
第３図につき説明したのと同一態様で制御するが、第３
図の場合には再度大きさ切り縮めは行なわれない。第５
図は量子化回路６の実施例を示し、この実施例は制御回
路８の加算器９により発生した２進数ｐ（ｎ）の制御の
下に加算器４により発生する２進数ｚ（ｎ）に対し丸め
または大きさ切り縮めを行なうよう構成配置する。

明確にするため第５図は、出力レジスタ４，を設けた加
算器４および出力レジスタ９，を設けた加算器９を図的
に示す。説明を簡単にするためこれらの加算器４および
９は符号および大きさを示す７ビット２進数を発生する
と仮定する。従って出力レジスタ４，および９，は７個
のレジス夕部を備え、これらレジスタ部をＳ．，Ｓ２，
Ｂ，，，〜Ｂ，６ およびＢ２，．〜Ｂ２，６で示す。
ここでＳ，はｐ（ｎ）の極性ビットであり、Ｓ２はｚ（
ｎ）の極性ビットであり、Ｂ，．〜Ｂ，，６はｐ（ｎ）
の大きさビットであり、Ｂ２，．〜Ｂ２，６はｚ（ｎ）
の大きさビットである。これらビットＢｒ，．〜Ｂｒ６
（ここでｒ＝１または２）は値（１′２）１，（１′２
）２，……（１／２）６をそれぞれ表わす。第５図に示
した量子化回路の実施例においては、６個の大きさビッ
トから成る２進数ｚｎを３個の大きさビットだけから成
る２進数に変換する。

従って出力レジス夕４・のビット＆，１〜＆，３を含む
レジスタ部は、出力レジスタ１２，を設けた加算器１２
の入力回路に並列に接続する。第５図ではこれら結線を
を斜線を旋した部分１３により図的に示す。出力レジス
タ９，のビットＢ，．〜Ｂ，３ を含む３個のレジスタ
部はＯＲゲート１４の入力端子に並列に接続し、ＯＲゲ
ート１４はＢ，，，〜Ｂ．，３の少くとも一つが値“１
”を有する場合２進数“１”を送出する。第５図におい
て出力レジスタ９，の上記レジスタ部の並列接続は斜線
を旋した部分１５より図的に示す。ＯＲゲート１４の出
力端子はＡＮＤゲート１６の第１入力端子を介して加算
器１２の第２入力回路の最下位ビット入力端子に接続す
る。このＡＮＤゲート１ ６が２進値“１”を供給した
場合だけ、１量子化ステップｑ（（＝１／２）３）に等
しい値を有する２進数が、加算器１２において、斜線部
分１３を介し加算器１２に供給された２進数に加算され
る。更に本例の量子化回路においては、極性ビットＳ，
およびＳ２をモジュロ２加算器１７に供給し、モデュロ
２加算器１７の出力端子は反転回路１８を介してＡＮＤ
ゲート１６の第２入力端子に接続する。本例の量子化回
路では符号ビットＳ２の他に２進数ｚ（ｎ）の３つの最
上位大きさビットＢ２，．〜Ｂ２，３だけを加算器１２
へ供給するので、この２進数ｚｎは大きさが切り縮めら
れることとなる。

図示の量子化回路では、正の２進数を４・ごし、値へ丸
めることおよび負の２進数を大きい値へ丸めることは当
該２進数に大きさの切り縮めを適用することに対応する
という事実を使用する。部分１３を介し加算器１２に供
給する２進数をｚｔ（ｎ）即ちｚｎの大きさを切り縮め
た値によって示せば、ＡＮＤゲート１６が２進数“１”
を供給した場合、ｚｎの絶対値ｌｚ（ｎ）ｌは大きい値
へ丸へる必要がある。ｌｚ（ｎ）−を小さい値へ丸める
かまたはこれに大きさ切り縮めを行なう必要がある場合
には、ＡＮＤゲート１６は２進値“０”を供給する。特
に、正の２進数の符号を“０”ビットによって示し、か
つ負の２進数の符号を“１”ビットによって示し、ビッ
トＢ，，，〜Ｂ，６により特定されるｐ（ｎ）の大きさ
がｌｐ（ｎ）ｌによって与えられ、Ｂ２，．〜Ｂ２，６
により特定されるｚｎの大きさが！ｚ（ｎ）ｌによって
与えられ、部分１３を介し加算器１２に供給する２進数
の大きさがＭ＝ｌｚｔｌによって与えられ、量子化回路
の量子化出力２進数の大きさがｌｚｋｗ（ｎ）ｌによっ
て与えられる場合、第６図に示した量子化回路は下の表
１に示すように動作する。

この表から明らかなように、量子化すべき２進数の符号
は量子化動作によって変化しないのでｚｋｗ（ｎ）の符
号はＳ２に等しく維持される。表１ 第１図および第４図の実施例の場合には２進数ｚｎに対
し大きさ切り縮めは行なわれず、第５図の量子化回路か
らＯＲゲート１４、斜線部分に示した結線１５およびＡ
ＮＤゲ−ト１６を除去することができる。

その場合転回路１８の出力端子は加算器１２の第２入力
回路の最下位ビット入力端子に直接接続する。この接続
を第５図において破線で示す。かかる態様で得た量子化
回路は下の表ローこ示すように動作する。表□ 第５図に示した量子化回路６はディジタルフィル夕にお
いて他の場所に配置することもできる。

例えば第１図においては、量子化回路６を加算器および
シフトレジス夕部２ｏの間、またはシフトレジスタ２。
および第１図に示した点Ａの間に配置することができる
。また第３図に示したディジタルフィル夕においては、
量子化回路６をシフトレジスタ部２。および第３図に示
した点Ａの間に配置することができる。第４図に示した
ディジタル発振器においては、量子化回路６を飽和装置
１１とシフトレジスタ部２。との間、またはシフトレジ
スタ部２ｏの出力端子と２個のシフトレジス夕部２。お
よび２，間に配置することができる。再帰型ディジタル
フィル夕の実施例に示した種々の要素の制御は当業者に
既知の普通の態度で行なわれるので、詳細な説明は省略
し、みた、かかる制御を行うため構成は本発明の範囲外
のものである。第１図においては掛算装置３に代えＲＯ
Ｍ（読出専用メモリ）の如き記憶装置を使用することが
できる。その場合蓄積部２。および２，に蓄積した２進
数は、例えば前出の文献（ｉ）に詳細に記載されている
態様で、このＲＯＭに対するアドレス符号としてそれぞ
れ使用する。図示した実施例は符号および大きさの与え
られた２進数を対象とするが、本発明の原理は、２進数
を他の形態例えば２の補数で表わす形式のディジタルフ
ィル夕においても使用することができる。

最後に、前述した再帰形ディジタルフィル夕は再帰形ま
たは非再婦形ディジタルフィル夕と普通の態様で組合せ
て、高次ディジタルフィル夕を実現できることは明らか
である。

【図面の簡単な説明】

第１図は本発明による２次再帰形ディジタルフィル夕の
実施例を示すブロック図、第２図は第１図の作動説明図
、第３図は第１図のディジタルフィル夕を逆構成した実
施例を示すブロック図、第４図は本発明による２次ディ
ジタル発振器の実施例を示すブロック図、第５図は量子
化回路の実施例を示すブロック図である。 １，４，９・・・・・・加算器、２……蓄積装置、２ｏ
，２．・・・・・・遅延部、３・・・・・・頚算装置、
３ｏ，３１，１０，１９，２０，２１・・・・・・掛算
器、５・・・・・・帰還回路、６・…・・量子化回路、
７・・・・・・フィルタ係数発生源、８・・・・・・制
御回路、１１・・・・・・非直線性装置、１２・…・・
加算器、４，，９，，１２．・・・・・・出力レジスタ
、Ｓ，，Ｓ２，Ｂ．，，〜Ｂ，６ ，Ｂ２，．〜Ｂ２，
６・・・…レジスタ部、１７…・・・モジュロ２加算器
、１８・・・・・・反転回路。 Ｆｉ９．１ Ｆｉ９．２ Ｆｉｇ．３ Ｆｉｇ．ム Ｆｉ９．５

Claims (1)

1. 【特許請求の範囲】 １ フイルタ入力信号ｘ（ｎ）が印加される入力端子及
   びフイルタ出力信号ｙ（ｎ）を発生する出力端子を有す
   る再帰形デイジタルフイルタであつて、入力端子を有す
   ると共に複数の遅延装置２＿０，２＿１から成る縦続接
   続回路２と；該デイジタルフイルタの入力端子に結合し
   た第１入力端子、第２入力端子、及び前記縦続接続回路
   の入力端子に結合した出力端子を有する加算手段１と、
   該デイジタルフイルタの出力端子を前記縦続接続回路の
   入力端子に結合する手段と；対応する遅延装置の出力端
   子に接続した入力端子、及び出力端子をそれぞれ有する
   複数の掛算器３＿０，３＿１とを備え、各掛算器はその
   入力端子に印加された対応する遅延装置の出力信号に重
   み係数ａ，ｂを掛け重みづけすることにより各掛算器の
   出力端子に積信号を発生し；前記複数の掛算器によつて
   発生した積信号を印加される入力端子を有し、かつ前記
   積信号を加算して和信号ｚ（ｎ）を発生する第１加算手
   段４と；前記和信号を印加される入力端子、及び前記加
   算手段１の第２入力端子に結合した出力端子を有する量
   子化手段６とを備え、前記量子化手段はその量子化動作
   を制御するための制御信号ｐ（ｎ）を印加される制御入
   力端子を有し、前記制御信号ｐ（ｎ）に応答して前記量
   子化手段は、前記制御信号ｐ（ｎ）があらかじめ定めた
   第１の値より大きい場合、大きい値へ丸める丸め動作を
   行い、前記制御信号ｐ（ｎ）があらかじめ定めた第２の
   値より小さい合、小さい値へ丸める動作を行い、前記あ
   らかじめ定めた第１の値を前記あらかじめ定めた第２の
   値より大きくするか又は前記あらかじめ定めた第２の値
   に等しくし；前記制御信号を前記遅延装置の出力信号ｙ
   （ｎ−１）及びｙ（ｎ−２）の重みづけされた信号の和
   に等しくし、かつ前記制御信号を前記遅延装置の出力端
   子に結合した入力端子を有す制御回路８によつて発生す
   るよう構成したことを特徴とする再帰形デイジタルフイ
   ルタ。 ２ フイルタ入力信号ｘ（ｎ）が印加される入力端子及
   びフイルタ出力信号ｙｎを発生する出力端子を有する再
   帰形デイジタルフイルタであつて、複数の遅延装置２＿
   ０，２＿１の縦続接続回路を備え、順次の各２個の遅延
   装置の間に第１加算手段４を配置し；該デイジタルフイ
   ルタの入力端子を前記縦続接続回路の入力端子に結合す
   る手段と；該デイジタルフイルタの出力端子を前記縦続
   接続回路の最終遅延装置の出力端子に結合する手段と；
   複数の掛算器３＿０，３＿１とを備え、各掛算器の入力
   端子には前記縦続接続回路の最終遅延装置２＿０の出力
   信号を印加し、各掛算器は、最終遅延装置の出力信号に
   重み係数ａ，ｂを掛け重みづけすることにより各掛算器
   の出力端子に積信号を発生し；前記複数の掛算器の一つ
   ３＿１によつて発生した積信号を前記縦続接続回路に入
   力信号として印加する手段１と；残りの掛算器３＿０に
   よつて発生した積信号を対応する第１加算手段に印加す
   る手段と；最終の２個の遅延装置２＿０，２＿１の間に
   配置した第１加算手段及び最終遅延装置の間に配置した
   量子化手段６を備え、前記量子化手段には、最終に述べ
   た第１加算手段によつて発生した和信号を入力信号とし
   て印加し、前記量子化手段はの量子化動作を制御するた
   めの制御信号ｐ（ｎ）を印加される制御入力端子を有し
   、前記制御信号に応答して前記量子化手段は、前記制御
   信号ｐ（ｎ）があらかじめ定めた第１の値より大きい場
   合、大きい値へ丸める動作を行い、前記制御信号ｐ（ｎ
   ）があらかじめ定めた第２の値より小さい場合、小さい
   値へ丸め丸め動作を行い、前記あらかじめ第１の値を前
   記あらかじめ第２の値より大きくするか又は前記あらか
   じめ定めた第２の値に等しくし；前記制御信号を前記掛
   算器３＿０，３＿１の出力信号の重みづけされた信号の
   和に等しくし、かつ前記制御信号を前記掛算器の出力端
   子に結合した入力端子を有する制御回路８によつて発生
   するよう構成したことを特徴とする再帰形デイジタルフ
   イルタ。