JPH04332215A - オフセット除去装置 - Google Patents
オフセット除去装置Info
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- JPH04332215A JPH04332215A JP3102442A JP10244291A JPH04332215A JP H04332215 A JPH04332215 A JP H04332215A JP 3102442 A JP3102442 A JP 3102442A JP 10244291 A JP10244291 A JP 10244291A JP H04332215 A JPH04332215 A JP H04332215A
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- 238000010586 diagram Methods 0.000 description 9
- 238000013459 approach Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0219—Compensation of undesirable effects, e.g. quantisation noise, overflow
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号を扱う電
子回路に関し、特に信号に含まれる直流成分（オフセッ
ト）を抽出し除去するオフセット除去装置に関するもの
である。
子回路に関し、特に信号に含まれる直流成分（オフセッ
ト）を抽出し除去するオフセット除去装置に関するもの
である。
【０００２】
【従来の技術】ディジタル回路を設計するにあたり、信
号に含まれている直流成分を除去する必要が生じること
がある。従来用いられていたオフセット除去装置の一例
を図６に示し、その説明を行う。
号に含まれている直流成分を除去する必要が生じること
がある。従来用いられていたオフセット除去装置の一例
を図６に示し、その説明を行う。
【０００３】図６は従来用いられていたオフセット除去
装置のブロック図である。図６で、６１は減算器、６２
はＤＦＦ（Ｄ型フリップフロップ）ある。
装置のブロック図である。図６で、６１は減算器、６２
はＤＦＦ（Ｄ型フリップフロップ）ある。
【０００４】入力されたディジタル信号は減算器６１の
被減算端子に入力されるとともに、ＤＦＦ６２を介して
減算器６１の減算端子に入力される構成となっており、
その伝達関数Ｈ（ｚ）は（数１）で表される。
被減算端子に入力されるとともに、ＤＦＦ６２を介して
減算器６１の減算端子に入力される構成となっており、
その伝達関数Ｈ（ｚ）は（数１）で表される。
【０００５】
【数１】
従って、振幅特性Ａ（ｚ）は（数２）で表される。
【０００６】
【数２】
ここで、信号周波数ｆとサンプリング周波数Ｆｓとθと
の間には、
の間には、
【０００７】
【数３】
という関係が成り立つ。すなわち、ｆ＝０ではθ＝０で
あるからＡ（ｚ）＝０となり、直流成分を除去できる低
域除去（ローカット）フィルタとなっている。
あるからＡ（ｚ）＝０となり、直流成分を除去できる低
域除去（ローカット）フィルタとなっている。
【０００８】
【発明が解決しようとする課題】しかしながら図６に示
す構成では、（数２）からも明らかなように低周波が大
きく減衰する周波数特性を持つものであり、たとえば音
声信号のような低周波が重要な用途には向かないという
課題があった。
す構成では、（数２）からも明らかなように低周波が大
きく減衰する周波数特性を持つものであり、たとえば音
声信号のような低周波が重要な用途には向かないという
課題があった。
【０００９】本発明は上記従来の課題を解決するもので
、低周波の減衰が小さいオフセット除去装置を提供する
ことを目的とする。
、低周波の減衰が小さいオフセット除去装置を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明は、一方の入力端子に入力信号が与えられ、２
つの入力端子に入力される信号を加算する加算器と、前
記加算器の出力が与えられ、その信号が過去正であった
時間と負であった時間との差が、所定の時間を超えたと
きのみ零でない所定値の信号を出力するとともに、正負
の計時を初期化する変換器と、前記変換器の出力を累積
加算して前記加算器の他方の入力端子に出力する積分器
とを具備し、前記加算器から出力される信号を出力とす
るオフセット除去装置で構成される。
に本発明は、一方の入力端子に入力信号が与えられ、２
つの入力端子に入力される信号を加算する加算器と、前
記加算器の出力が与えられ、その信号が過去正であった
時間と負であった時間との差が、所定の時間を超えたと
きのみ零でない所定値の信号を出力するとともに、正負
の計時を初期化する変換器と、前記変換器の出力を累積
加算して前記加算器の他方の入力端子に出力する積分器
とを具備し、前記加算器から出力される信号を出力とす
るオフセット除去装置で構成される。
【００１１】また本発明は、一方の入力端子に入力信号
が与えられ、２つの入力端子に入力される信号を加算す
る加算器と、前記加算器の出力が与えられ、その信号が
過去正であった時間と負であった時間との差が、制御信
号によって決定される所定の時間を超えたときのみ零で
ない所定値の信号を出力するとともに、正負の計時を初
期化する変換器と、前記変換器の出力を累積加算して前
記加算器の他方の入力端子に出力する積分器とを具備し
、前記加算器から出力される信号を出力とするオフセッ
ト除去装置で構成される。
が与えられ、２つの入力端子に入力される信号を加算す
る加算器と、前記加算器の出力が与えられ、その信号が
過去正であった時間と負であった時間との差が、制御信
号によって決定される所定の時間を超えたときのみ零で
ない所定値の信号を出力するとともに、正負の計時を初
期化する変換器と、前記変換器の出力を累積加算して前
記加算器の他方の入力端子に出力する積分器とを具備し
、前記加算器から出力される信号を出力とするオフセッ
ト除去装置で構成される。
【００１２】
【作用】上記した構成により本発明は、入力信号の正負
の時間差をもとに直流除去量が変化するようになってい
るため、所定の時間よりも短い周期を持つ信号に対して
は符号が変化するので直流除去量が殆ど変化しない。従
って、信号帯域の下限より長い周期を前記所定の時間に
設定することにより、信号入力時には殆ど動作せず、専
ら信号がない場合に直流成分の抽出・除去を行うように
したことによって、信号に影響を与えないで効果的に直
流成分を除去することができるものである。
の時間差をもとに直流除去量が変化するようになってい
るため、所定の時間よりも短い周期を持つ信号に対して
は符号が変化するので直流除去量が殆ど変化しない。従
って、信号帯域の下限より長い周期を前記所定の時間に
設定することにより、信号入力時には殆ど動作せず、専
ら信号がない場合に直流成分の抽出・除去を行うように
したことによって、信号に影響を与えないで効果的に直
流成分を除去することができるものである。
【００１３】また、前記所定の時間を制御信号により切
り換えることで、信号がない場合には直流成分の抽出・
除去を短時間で行うようにすることができる。
り換えることで、信号がない場合には直流成分の抽出・
除去を短時間で行うようにすることができる。
【００１４】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。なお、２ビット以上のディジタル信
号は２の補数形式とする。
しながら説明する。なお、２ビット以上のディジタル信
号は２の補数形式とする。
【００１５】図１は本発明によるオフセット除去装置の
一実施例を表すブロック図である。図１で、１１は加算
器、１２は変換器、１３は積分器である。
一実施例を表すブロック図である。図１で、１１は加算
器、１２は変換器、１３は積分器である。
【００１６】次に、図１のオフセット除去装置の動作に
ついて説明する。入力されたディジタル信号は加算器１
１を介して出力されると共に、変換器１２へ入力される
。変換器１２は、加算器１１から入力される信号が正の
場合には“＋１”を、負の場合には“−１”をそれぞれ
累算することで過去正であった時間と負であった時間と
の差を求め、累算値の絶対値が制御信号Ｓによって決定
される所定の値を超えたときには累算値が正の場合には
“−１”を出力し、累算値が負の場合には“＋１”を出
力する。即ち、変換器１２へ入力される信号の直流成分
と反対の符号を持つ絶対値１の信号を出力するようにな
っている。また、出力と同時に累算値の初期化を行う。 変換器１２の出力信号は積分器１３に入力される。 積分器１３は入力された信号を累積加算して出力するも
のであり、積分器１３の出力は加算器１１に入力される
。この結果、加算器１１の出力の直流成分は減少する。 以上の繰り返しによって出力の直流成分を零に近づけ、
オフセット除去を行うようになっている。
ついて説明する。入力されたディジタル信号は加算器１
１を介して出力されると共に、変換器１２へ入力される
。変換器１２は、加算器１１から入力される信号が正の
場合には“＋１”を、負の場合には“−１”をそれぞれ
累算することで過去正であった時間と負であった時間と
の差を求め、累算値の絶対値が制御信号Ｓによって決定
される所定の値を超えたときには累算値が正の場合には
“−１”を出力し、累算値が負の場合には“＋１”を出
力する。即ち、変換器１２へ入力される信号の直流成分
と反対の符号を持つ絶対値１の信号を出力するようにな
っている。また、出力と同時に累算値の初期化を行う。 変換器１２の出力信号は積分器１３に入力される。 積分器１３は入力された信号を累積加算して出力するも
のであり、積分器１３の出力は加算器１１に入力される
。この結果、加算器１１の出力の直流成分は減少する。 以上の繰り返しによって出力の直流成分を零に近づけ、
オフセット除去を行うようになっている。
【００１７】図１の変換器１２の一実施例を図２に示す
。図２で、２１は信号の正負を判定し結果を２ビットで
“−１，０，＋１”の３通りで出力する量子化器、２２
は入力信号を累積加算し上位２ビットを出力する積分器
、２３はＥＸＯＲ（排他的論理和）ゲート、２４はＡＮ
Ｄゲート、２５は制御信号Ｓにより入力を選択して出力
するセレクタ、２６，２７，２８はＤＦＦ（Ｄ型フリッ
プフロップ）である。
。図２で、２１は信号の正負を判定し結果を２ビットで
“−１，０，＋１”の３通りで出力する量子化器、２２
は入力信号を累積加算し上位２ビットを出力する積分器
、２３はＥＸＯＲ（排他的論理和）ゲート、２４はＡＮ
Ｄゲート、２５は制御信号Ｓにより入力を選択して出力
するセレクタ、２６，２７，２８はＤＦＦ（Ｄ型フリッ
プフロップ）である。
【００１８】図２の回路の動作を説明すると、まず入力
信号は量子化器２１で正負を判定されてＡ１，Ａ０（Ａ
１が符号ビット）の２ビット信号（信号Ａ）として出力
され、セレクタ２５に入力されるとともに積分器２２に
入力される。ここで、量子化器２１は入力信号を正と判
定したときには“−１”を、負と判定したときには“＋
１”を出力するようになっている。積分器２２は信号Ａ
を累積加算し上位２ビットを出力する。この積分器２２
の保持する値は、量子化器２１の入力信号が過去正であ
った時間と負であった時間との差を表している。積分器
２２の出力はＥＸＯＲゲート２３とＡＮＤゲート２４で
処理され、Ｂ１，Ｂ０（Ｂ１が符号ビット）の２ビット
信号（信号Ｂ）を得る。このうちＢ０はＤＦＦ２８を介
して積分器２２へリセット信号Ｒとして入力している。
信号は量子化器２１で正負を判定されてＡ１，Ａ０（Ａ
１が符号ビット）の２ビット信号（信号Ａ）として出力
され、セレクタ２５に入力されるとともに積分器２２に
入力される。ここで、量子化器２１は入力信号を正と判
定したときには“−１”を、負と判定したときには“＋
１”を出力するようになっている。積分器２２は信号Ａ
を累積加算し上位２ビットを出力する。この積分器２２
の保持する値は、量子化器２１の入力信号が過去正であ
った時間と負であった時間との差を表している。積分器
２２の出力はＥＸＯＲゲート２３とＡＮＤゲート２４で
処理され、Ｂ１，Ｂ０（Ｂ１が符号ビット）の２ビット
信号（信号Ｂ）を得る。このうちＢ０はＤＦＦ２８を介
して積分器２２へリセット信号Ｒとして入力している。
【００１９】積分器２２の保持する値の絶対値が小さい
とき、上位２ビットは共に“１”または“０”であるか
らＥＸＯＲゲート２３の出力Ｂ０は“０”となり、従っ
てＢ０を一方入力とするＡＮＤゲート２４の出力Ｂ１も
“０”となって、信号Ｂ＝“００”となる。積分器２２
の保持する値の絶対値が大きくなって、上位２ビットが
異なる出力になったとき、ＥＸＯＲゲート２３の出力Ｂ
０は“１”となり、従ってＢ０を一方入力とするＡＮＤ
ゲート２４の出力Ｂ１は積分器２２の出力の符号ビット
と等しくなる。即ち、積分器２２の出力が“０１”のと
き信号Ｂ＝“０１”（＋１）になり、“１０”のとき信
号Ｂ＝“１１”（−１）になる。また、このときＢ０が
“１”であるからＤＦＦ２８を介して積分器２２へリセ
ット信号が入力され、積分器２２の保持する値は初期化
される。
とき、上位２ビットは共に“１”または“０”であるか
らＥＸＯＲゲート２３の出力Ｂ０は“０”となり、従っ
てＢ０を一方入力とするＡＮＤゲート２４の出力Ｂ１も
“０”となって、信号Ｂ＝“００”となる。積分器２２
の保持する値の絶対値が大きくなって、上位２ビットが
異なる出力になったとき、ＥＸＯＲゲート２３の出力Ｂ
０は“１”となり、従ってＢ０を一方入力とするＡＮＤ
ゲート２４の出力Ｂ１は積分器２２の出力の符号ビット
と等しくなる。即ち、積分器２２の出力が“０１”のと
き信号Ｂ＝“０１”（＋１）になり、“１０”のとき信
号Ｂ＝“１１”（−１）になる。また、このときＢ０が
“１”であるからＤＦＦ２８を介して積分器２２へリセ
ット信号が入力され、積分器２２の保持する値は初期化
される。
【００２０】このようにして得られた信号Ａ，Ｂは、セ
レクタ２５で制御信号Ｓによって一方が選択され、さら
にＤＦＦ２６，２７を介してＣ１，Ｃ０（Ｃ１が符号ビ
ット）の２ビット信号（信号Ｃ）が出力される。ここで
は制御信号Ｓが“１”のとき信号Ａを、制御信号Ｓが“
０”のとき信号Ｂを、それぞれ選択するようになってい
る。即ち、Ｓ＝“１”の場合には入力信号の符号と反対
の符号を持つ絶対値１の信号を出力し、Ｓ＝“０”の場
合には入力信号が過去正であった時間と負であった時間
との差が所定値を超えたときにのみ入力信号の符号と反
対の符号を持つ絶対値１の信号を出力するようになって
いるものである。
レクタ２５で制御信号Ｓによって一方が選択され、さら
にＤＦＦ２６，２７を介してＣ１，Ｃ０（Ｃ１が符号ビ
ット）の２ビット信号（信号Ｃ）が出力される。ここで
は制御信号Ｓが“１”のとき信号Ａを、制御信号Ｓが“
０”のとき信号Ｂを、それぞれ選択するようになってい
る。即ち、Ｓ＝“１”の場合には入力信号の符号と反対
の符号を持つ絶対値１の信号を出力し、Ｓ＝“０”の場
合には入力信号が過去正であった時間と負であった時間
との差が所定値を超えたときにのみ入力信号の符号と反
対の符号を持つ絶対値１の信号を出力するようになって
いるものである。
【００２１】図２の量子化器２１の一実施例を図３に示
す。図３で、３１は４入力のＡＮＤゲート、３２は４入
力のＮＯＲゲート、３３はＮＯＲゲート、３４は一方入
力が負論理になっているＡＮＤゲートである。
す。図３で、３１は４入力のＡＮＤゲート、３２は４入
力のＮＯＲゲート、３３はＮＯＲゲート、３４は一方入
力が負論理になっているＡＮＤゲートである。
【００２２】図３の回路の動作を説明すると、まず入力
は４ビットの信号であり、ＡＮＤゲート３１とＮＯＲゲ
ート３２にそれぞれ入力される。入力が“００００”（
０）の時にはＮＯＲゲート３２の出力が“１”に、また
入力が“１１１１”（−１）の時にはＡＮＤゲート３１
の出力が“１”になり、これらの時に限ってＮＯＲゲー
ト３３の出力は“０”になる。この出力はＡＮＤゲート
３４の正論理入力に入力されるから、出力のＡ１，Ａ０
（信号Ａ）は“００”となる。これ以外の時にはＮＯＲ
ゲート３３の入力はともに“０”であるからＡ０は“１
”となり、またＡＮＤゲート３４の正論理入力も“１”
であるからＡ１は入力の符号ビット（ＭＳＢ）を反転し
たものとなる。即ち、入力が０または−１のとき信号Ａ
＝“００”（０）を、入力が正のとき信号Ａ＝“１１”
（−１）を、入力が（−１を除く）負のとき信号Ａ＝“
０１”（＋１）を、それぞれ出力するものである。
は４ビットの信号であり、ＡＮＤゲート３１とＮＯＲゲ
ート３２にそれぞれ入力される。入力が“００００”（
０）の時にはＮＯＲゲート３２の出力が“１”に、また
入力が“１１１１”（−１）の時にはＡＮＤゲート３１
の出力が“１”になり、これらの時に限ってＮＯＲゲー
ト３３の出力は“０”になる。この出力はＡＮＤゲート
３４の正論理入力に入力されるから、出力のＡ１，Ａ０
（信号Ａ）は“００”となる。これ以外の時にはＮＯＲ
ゲート３３の入力はともに“０”であるからＡ０は“１
”となり、またＡＮＤゲート３４の正論理入力も“１”
であるからＡ１は入力の符号ビット（ＭＳＢ）を反転し
たものとなる。即ち、入力が０または−１のとき信号Ａ
＝“００”（０）を、入力が正のとき信号Ａ＝“１１”
（−１）を、入力が（−１を除く）負のとき信号Ａ＝“
０１”（＋１）を、それぞれ出力するものである。
【００２３】図２の積分器２２の一実施例を図４に示す
。図４で、４１は加算器、４２はＤＦＦ（Ｄ型フリップ
フロップ）である。
。図４で、４１は加算器、４２はＤＦＦ（Ｄ型フリップ
フロップ）である。
【００２４】図４の動作を説明すると、入力は加算器４
１を介して出力されるとともにＤＦＦ４２に入力され、
ＤＦＦ４２の出力は加算器４１に入力される。即ち、Ｄ
ＦＦ４２の保持値と入力とを加算して出力するとともに
この出力をＤＦＦの新しい保持値とする、いわゆる積分
器を構成している。ここでＤＦＦ４２はリセット機能を
持ち、信号Ｒの入力によって保持値を初期化することが
できる。また、出力は加算器４１の出力のうちの上位２
ビットのみとしている。
１を介して出力されるとともにＤＦＦ４２に入力され、
ＤＦＦ４２の出力は加算器４１に入力される。即ち、Ｄ
ＦＦ４２の保持値と入力とを加算して出力するとともに
この出力をＤＦＦの新しい保持値とする、いわゆる積分
器を構成している。ここでＤＦＦ４２はリセット機能を
持ち、信号Ｒの入力によって保持値を初期化することが
できる。また、出力は加算器４１の出力のうちの上位２
ビットのみとしている。
【００２５】図１の積分器１３の構成は基本的に図４に
示した回路と同様であるが、加算器４１の出力をそのま
ま出力としたものである。
示した回路と同様であるが、加算器４１の出力をそのま
ま出力としたものである。
【００２６】次に、図１のオフセット除去装置の動作に
ついて、図５を参照しながらさらに詳しく説明する。図
５は図１に示したオフセット除去装置の各部の波形図で
ある。（ａ），（ｂ）はそれぞれ図１の入力および出力
信号、（ｃ），（ｄ）はそれぞれ図１の変換器１２およ
び積分器１３の出力、（ｅ），（ｆ），（ｇ）はそれぞ
れ図２の信号Ａ，Ｂ，Ｓである。
ついて、図５を参照しながらさらに詳しく説明する。図
５は図１に示したオフセット除去装置の各部の波形図で
ある。（ａ），（ｂ）はそれぞれ図１の入力および出力
信号、（ｃ），（ｄ）はそれぞれ図１の変換器１２およ
び積分器１３の出力、（ｅ），（ｆ），（ｇ）はそれぞ
れ図２の信号Ａ，Ｂ，Ｓである。
【００２７】ここでは入力信号（ａ）を正の直流、信号
Ｓ（ｇ）を時刻Ｔ０からＴ１まで“１”としたので、時
刻Ｔ０からＴ１までは信号Ｓにより変換器１２の出力（
ｃ）は信号Ａ（ｅ）となり“−１”が出力される。この
出力は積分器１３で累積加算され（ｄ）のようになり、
出力信号（ｂ）は次第に０に近づいて時刻Ｔ１のとき＋
２となる。
Ｓ（ｇ）を時刻Ｔ０からＴ１まで“１”としたので、時
刻Ｔ０からＴ１までは信号Ｓにより変換器１２の出力（
ｃ）は信号Ａ（ｅ）となり“−１”が出力される。この
出力は積分器１３で累積加算され（ｄ）のようになり、
出力信号（ｂ）は次第に０に近づいて時刻Ｔ１のとき＋
２となる。
【００２８】時刻Ｔ１以後、信号Ｓは“０”であるから
変換器１２の出力（ｃ）は信号Ｂ（ｆ）となる。信号Ａ
は依然として“−１”であるから所定時間を経過後の時
刻Ｔ２には信号Ｂは“−１”を出力し、積分器１３の出
力も“−１”が加算されて出力信号（ｂ）はさらに０に
近づいて＋１となる。さらに所定時間を経過して時刻Ｔ
３には信号Ｂは再び“−１”を出力し、積分器１３の出
力も“−１”が加算されて出力信号（ｂ）はついに０と
なる。このとき信号Ａは“０”になり、変換器１２の出
力も“０”となって積分器１３の出力は停止し、直流成
分の除去は完了する。この動作は入力信号（ａ）が負の
直流の場合も、極性が反対になるほかは同様であり、ま
たノイズなどの微少な交流成分がある場合は信号Ｂの出
力に時間がかかるものの、直流成分がある限りこれを除
去する信号が変換器１２から出力される。
変換器１２の出力（ｃ）は信号Ｂ（ｆ）となる。信号Ａ
は依然として“−１”であるから所定時間を経過後の時
刻Ｔ２には信号Ｂは“−１”を出力し、積分器１３の出
力も“−１”が加算されて出力信号（ｂ）はさらに０に
近づいて＋１となる。さらに所定時間を経過して時刻Ｔ
３には信号Ｂは再び“−１”を出力し、積分器１３の出
力も“−１”が加算されて出力信号（ｂ）はついに０と
なる。このとき信号Ａは“０”になり、変換器１２の出
力も“０”となって積分器１３の出力は停止し、直流成
分の除去は完了する。この動作は入力信号（ａ）が負の
直流の場合も、極性が反対になるほかは同様であり、ま
たノイズなどの微少な交流成分がある場合は信号Ｂの出
力に時間がかかるものの、直流成分がある限りこれを除
去する信号が変換器１２から出力される。
【００２９】次に、入力信号の振幅が大きく正負が頻繁
に変わるような信号であったとき、入力信号に含まれる
直流成分は振幅に比較して明らかに小さい。この場合、
信号の正負の時間差は測定時間に比較して小さくなるた
め信号Ｂの出力、即ち直流成分の除去は稀にしか行われ
ず、従って信号に対する影響は小さい。また、入力信号
に含まれる直流成分が安定しており、また入力信号が微
小となって直流成分を速やかに除去できる前記の状態が
これ以前に存在するならば、充分な直流成分の除去が既
になされていることになる。例えば、低周波が重要な音
声信号のような用途では、入力信号が微小となって直流
成分を除去できる無音期間が必ず存在すると考えられる
。
に変わるような信号であったとき、入力信号に含まれる
直流成分は振幅に比較して明らかに小さい。この場合、
信号の正負の時間差は測定時間に比較して小さくなるた
め信号Ｂの出力、即ち直流成分の除去は稀にしか行われ
ず、従って信号に対する影響は小さい。また、入力信号
に含まれる直流成分が安定しており、また入力信号が微
小となって直流成分を速やかに除去できる前記の状態が
これ以前に存在するならば、充分な直流成分の除去が既
になされていることになる。例えば、低周波が重要な音
声信号のような用途では、入力信号が微小となって直流
成分を除去できる無音期間が必ず存在すると考えられる
。
【００３０】以上説明したようにオフセット除去装置を
構成できる。図２に示した回路ではセレクタ２５によっ
て信号Ａと信号Ｂを選択して出力としているが、これは
入力信号がほぼ直流成分だけになる無信号状態のときに
、信号Ａを選択することで速やかなオフセット除去を可
能とするものであって、信号Ｓもこの目的に合うように
与えれば良いものである。前記無信号状態が得られない
システムの場合はセレクタ２５を除き、信号Ｂを出力と
すればよい。また、図３では入力を４ビット信号として
いるが、もちろんビット数に制限は無い。例えばＭＳＢ
のみを用いることもできる。さらに入力の全てを用いる
必要はなく、例えば１６ビット信号の上位８ビットだけ
を用いれば１６ビットの最大値±３２７６７に対し下位
８ビットの＋２５５〜−２５６の範囲が無視される（零
と判定される）だけであり、約０．８％（＝２５６÷３
２７６７）以下のオフセットを許容すれば回路規模の削
減が可能である。
構成できる。図２に示した回路ではセレクタ２５によっ
て信号Ａと信号Ｂを選択して出力としているが、これは
入力信号がほぼ直流成分だけになる無信号状態のときに
、信号Ａを選択することで速やかなオフセット除去を可
能とするものであって、信号Ｓもこの目的に合うように
与えれば良いものである。前記無信号状態が得られない
システムの場合はセレクタ２５を除き、信号Ｂを出力と
すればよい。また、図３では入力を４ビット信号として
いるが、もちろんビット数に制限は無い。例えばＭＳＢ
のみを用いることもできる。さらに入力の全てを用いる
必要はなく、例えば１６ビット信号の上位８ビットだけ
を用いれば１６ビットの最大値±３２７６７に対し下位
８ビットの＋２５５〜−２５６の範囲が無視される（零
と判定される）だけであり、約０．８％（＝２５６÷３
２７６７）以下のオフセットを許容すれば回路規模の削
減が可能である。
【００３１】なお、信号の正負の時間差を求める方法は
図２の方式に限ったものではなく、例えば正負の時間を
別々にカウントし差を求めても良い。また制御信号Ｓは
、変換器１２の入力信号の正負の時間差と、変換器１２
の出力との関係を設定するものであり、１ビット信号に
限ったものではなく、複数の所定の時間差で出力するよ
うにすることももちろん可能である。
図２の方式に限ったものではなく、例えば正負の時間を
別々にカウントし差を求めても良い。また制御信号Ｓは
、変換器１２の入力信号の正負の時間差と、変換器１２
の出力との関係を設定するものであり、１ビット信号に
限ったものではなく、複数の所定の時間差で出力するよ
うにすることももちろん可能である。
【００３２】
【発明の効果】以上述べたように本発明のオフセット除
去装置は、例えば音声信号のような低周波が重要な用途
であっても直流成分のみを除去できるという優れた装置
を実現し得るものである。また、信号が殆どオフセット
のみの無信号状態の場合には、信号Ｓによりオフセット
除去を速やかに行うことができるものである。さらに、
信号の正負の判定を、零を含む所定の領域にある場合を
除くようにすることにより回路規模の削減を可能にする
ものである。
去装置は、例えば音声信号のような低周波が重要な用途
であっても直流成分のみを除去できるという優れた装置
を実現し得るものである。また、信号が殆どオフセット
のみの無信号状態の場合には、信号Ｓによりオフセット
除去を速やかに行うことができるものである。さらに、
信号の正負の判定を、零を含む所定の領域にある場合を
除くようにすることにより回路規模の削減を可能にする
ものである。
【図１】本発明によるオフセット除去装置の一実施例を
示すブロック図
示すブロック図
【図２】図１の変換器１２の一実施例を示す回路図
【図
３】図２の量子化器２１の一実施例を示す回路図
３】図２の量子化器２１の一実施例を示す回路図
【図４
】図２の積分器２２の一実施例を示すブロック図
】図２の積分器２２の一実施例を示すブロック図
【図５
】図１のオフセット除去装置の各部の動作波形を示す波
形図
】図１のオフセット除去装置の各部の動作波形を示す波
形図
【図６】従来のオフセット除去装置の構成を示すブロッ
ク図
ク図
１１，４１ 加算器
１２ 変換器
１３，２２ 積分器
２１ 量子化器
２３ ＥＸＯＲ（排他的論理和）ゲート２４，３４
ＡＮＤゲート ２５ セレクタ ２６，２７，２８，４２ ＤＦＦ（Ｄ型フリップフロ
ップ） ３１ ４入力ＡＮＤゲート ３２ ４入力ＮＯＲゲート ３３ ＮＯＲゲート
ＡＮＤゲート ２５ セレクタ ２６，２７，２８，４２ ＤＦＦ（Ｄ型フリップフロ
ップ） ３１ ４入力ＡＮＤゲート ３２ ４入力ＮＯＲゲート ３３ ＮＯＲゲート
Claims (3)
- 【請求項１】 一方の入力端子に入力信号が与えられ
、２つの入力端子に入力される信号を加算する加算器と
、前記加算器の出力が与えられ、その信号が過去正であ
った時間と負であった時間との差が、所定の時間を超え
たときのみ零でない所定値の信号を出力するとともに、
正負の計時を初期化する変換器と、前記変換器の出力を
累積加算して前記加算器の他方の入力端子に出力する積
分器とを具備し、前記加算器から出力される信号を出力
とするオフセット除去装置。 - 【請求項２】 一方の入力端子に入力信号が与えられ
、２つの入力端子に入力される信号を加算する加算器と
、前記加算器の出力が与えられ、その信号が過去正であ
った時間と負であった時間との差が、制御信号によって
決定される所定の時間を超えたときのみ零でない所定値
の信号を出力するとともに、正負の計時を初期化する変
換器と、前記変換器の出力を累積加算して前記加算器の
他方の入力端子に出力する積分器とを具備し、前記加算
器から出力される信号を出力とするオフセット除去装置
。 - 【請求項３】 変換器の正負の判定を、加算器の出力
が零を含む所定の領域にある場合を除くようにした請求
項２記載のオフセット除去装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102442A JPH04332215A (ja) | 1991-05-08 | 1991-05-08 | オフセット除去装置 |
| US07/875,176 US5210709A (en) | 1991-05-08 | 1992-04-28 | Digital filter for removing dc components |
| EP92107581A EP0512480B1 (en) | 1991-05-08 | 1992-05-05 | Offset reducer |
| DE69212617T DE69212617T2 (de) | 1991-05-08 | 1992-05-05 | Offset-Verminderer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102442A JPH04332215A (ja) | 1991-05-08 | 1991-05-08 | オフセット除去装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04332215A true JPH04332215A (ja) | 1992-11-19 |
Family
ID=14327584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102442A Pending JPH04332215A (ja) | 1991-05-08 | 1991-05-08 | オフセット除去装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5210709A (ja) |
| EP (1) | EP0512480B1 (ja) |
| JP (1) | JPH04332215A (ja) |
| DE (1) | DE69212617T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5617473A (en) * | 1995-06-23 | 1997-04-01 | Harris Corporation | Sign bit integrator and method |
| FR2798526B1 (fr) | 1999-09-15 | 2001-11-09 | Schneider Electric Ind Sa | Declencheur electronique avec des moyens de correction d'offset |
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| JPS6468010A (en) * | 1987-09-08 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Correcting circuit |
| JPH02211709A (ja) * | 1989-02-10 | 1990-08-23 | Matsushita Electric Ind Co Ltd | 減衰装置 |
Family Cites Families (12)
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| US4321685A (en) * | 1978-11-20 | 1982-03-23 | Masao Kasuga | Circuit for reducing the limit cycle in a digital filter |
| US4213187A (en) * | 1978-12-14 | 1980-07-15 | Bell Telephone Laboratories, Incorporated | Digital filters with control of limit cycles |
| US4236224A (en) * | 1978-12-26 | 1980-11-25 | Rockwell International Corporation | Low roundoff noise digital filter |
| NL8105801A (nl) * | 1981-12-23 | 1983-07-18 | Philips Nv | Recursief digitaal filter. |
| SE440300B (sv) * | 1983-11-24 | 1985-07-22 | Ellemtel Utvecklings Ab | Forfarande for att i en samplad signal kompensera for trunkeringsfel samt anordning for utforande av forfarandet |
| US4727506A (en) * | 1985-03-25 | 1988-02-23 | Rca Corporation | Digital scaling circuitry with truncation offset compensation |
| GB8510969D0 (en) * | 1985-04-30 | 1985-06-05 | British Telecomm | Digital filters |
| JPS644111A (en) * | 1987-06-25 | 1989-01-09 | Pioneer Electronic Corp | Digital filter circuit |
-
1991
- 1991-05-08 JP JP3102442A patent/JPH04332215A/ja active Pending
-
1992
- 1992-04-28 US US07/875,176 patent/US5210709A/en not_active Expired - Lifetime
- 1992-05-05 DE DE69212617T patent/DE69212617T2/de not_active Expired - Fee Related
- 1992-05-05 EP EP92107581A patent/EP0512480B1/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6011849A (ja) * | 1983-06-21 | 1985-01-22 | Sanyo Electric Co Ltd | 静電潜像担持体 |
| JPS6468010A (en) * | 1987-09-08 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Correcting circuit |
| JPH02211709A (ja) * | 1989-02-10 | 1990-08-23 | Matsushita Electric Ind Co Ltd | 減衰装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0512480A2 (en) | 1992-11-11 |
| EP0512480B1 (en) | 1996-08-07 |
| DE69212617D1 (de) | 1996-09-12 |
| EP0512480A3 (en) | 1992-11-25 |
| DE69212617T2 (de) | 1996-11-28 |
| US5210709A (en) | 1993-05-11 |
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