JPH04170810A - デジタル減衰装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル減衰装置に関し、特に、例えばデジ
タル入力信号を１ビツトＤ／Ａ変換して出力するような
装置に適用して好ましいデジタル減衰装置に関する。

〔発明の概要〕

本発明は、デジタル入力信号のデータ値に応じた基準り
、ロックのタロツクパルスの個数のパルス幅の出力信号
を発生するパルス幅変調回路を有して成るデジタル減衰
装置において、１／Ｎ単位での減衰時に、基準クロック
の周波数のＮ倍の高速クロックを用いて上記パルス幅変
調回路によるパルス幅変調を行わせることにより、分解
能あるいはダイナミックレンジを劣化させることなく信
号の減衰を行わせるものである。

〔従来の技術〕

近年において、オーディオ機器等で用いられる高精度の
Ｄ／Ａ変換方式として、オーバーサンプリング型１ビツ
トＤ／Ａ変換方式が注目されている。この方式のＤ／Ａ
変換装置の基本構成を第６図に示す。

この第６図において、入力端子３１に供給されたデジタ
ル信号は、オーバーサンプリング処理を行うデジタルフ
ィルタ３２において適当な倍率の周波数でオーバーサン
プリングされた後、ノイズシェービング回路３３に送ら
れている。このノイズシェービング回路３３では、入力
デジタル信号を数ビット（現状では１〜５ビツト）程度
に再量子化する際のノイズ（量子化誤差）をフィードバ
ックすることで、ノイズを可聴帯域外の高域側にシフト
して低域側か抑圧されたノイズスペクトル分布を得てい
る。ノイズシェービング回路３３から出力された数ビッ
トのデータは、１ビツトＤ／Ａ変換器３４で１ビツト波
形に変換され、出力端子３５から取り出される。出力端
子３５からの１ビット波形出力信号は、ローパスフィル
タ（ＬＰＦ）３６に送られてサンプリング周波数成分が
除去され、連続的なアナログ波形信号となって出力端子
３７から取り出されるようになっている。

このような１ビットＤ／Ａ変換方式における１ビツトＤ
／Ａ変換器３４としては、例えばパルス幅変調回路が用
いられる。このパルス幅変調を１ビツトＤ／Ａ変換器３
４として用いれば、グリッチ、ゼロクロス歪みを原理上
発生しないという利点かある。

この１ビツトＤ／Ａ変換器として用いられるパルス幅変
調回路の一例として、第７図にいわゆるパルスカウント
型のパルス幅変調回路４１を示す。

ここでパルスカウント型のパルス幅変調回路４１は、カ
ウンタを基本として構成されており、第７図の入力端子
４２には上記第６図のノイズシェービング回路３３から
の数ビツト程度のデジタル信号のデータ値（あるいは量
子化値）Ｄｏがカウンタのカウント数ＣＮとして供給さ
れ、入力端子４３には周波数ｆ０の基準クロックパルス
ＰｃＫかカウントクロックパルス（変調クロックパルス
）として供給され、入力端子４４には上記デジタル入力
信号のデータ周期（サンプル周期）Ｔ８のカウントスタ
ートパルスＳｔが供給されている。このパルス幅変調回
路４１の出力端子４５からの変調出力は上記第６図の出
力端子３５を介して例えばＬＰＦ３６に送られるように
なっている。

このような構成の動作について、第８図を参照しながら
説明する。第８図のａはパルス幅変調回路４１の端子４
４（こ供給されるカウントスタートパルスＳｔ（周期Ｔ
、）を示しており、端子４３に供給される上記基準クロ
ックパルスＰｃＫを第８図のｂのように８倍の周波数と
するとき、端子４２に供給されるデジタル信号は、デー
タ値り、とじてθ〜７の範囲（３ビツト）をとることが
可能である。このデータ値Ｄ０がパルス幅変調回路４１
にカウント数ＣＨとして入力されるとき、該パルス幅変
調回路４１は、上記カウントスタートパルスＳｔの立ち
上がり時点から上記基準クロックパルスｐ　ｃｒを上記
カウント数ＣＰｌの個数分だけカウントするまで、出力
を“Ｈ″　（ハイレベル）に保つ。例えば、第８図Ｃの
一つのＴ８周期では、データ値Ｄｏ１＝６がカウント数
ＣＮとなるときのパルス幅変調（ＰＷＭ）出力を示して
おり、ａのカウントスタートパルスＳｔの立ち上がり時
点から、ｂの基準クロックパルスＰｃｔの６周期分に亘
って“Ｈ″が出力されている。次のＴ８周期ては、Ｃｓ
　”　Ｄ　Ｑ２＝　３の例が示されており、第８図Ｃの
ＰＷＭ出力は、上記カウントスタートパルスＳｔの立ち
上がり時点から基準クロックパルスＰｃＫの３周期分だ
け“Ｈ”となっている。このようにパルス幅変調回路４
１は上記カウント数ＣＮに応じた基準クロックパルスＰ
ＣＫをカウントしている間“Ｈ″を出力するようになっ
ている。

〔発明が解決しようとする課題〕

ところで、信号を減衰（アラティネート）シて取り出そ
うとする場合、上記ＰＷＭ回路等の１ビツトＤ／Ａ変換
器よりも前段のデジタルフィルタ等において信号減衰が
行われると、ビットシフト等によって有効ビット数が低
減されてしまうという欠点がある。例えば、１６ビツト
デジタルデータを１／２　（−６ｄＢ）に減衰する場合
には、いわゆる１ビツト右シフトが行われるが、このと
きＬＳＢ　（最下位ビット）が捨てられるため、シフト
された減衰データの有効ビットは１５ビツトとなってし
まう。このため、分解能が低下し、ダイナミックレンジ
が失われて歪率等の特性が劣化してしまうという欠点か
ある。

本発明はこのような点に鑑みてなされたものであり、パ
ルス幅変調回路の部分で信号減衰を行わせることにより
、ダイナミックレンジの低下等の悪影響の生じないデジ
タル減衰装置の提供を目的とする。

〔課題を解決するための手段〕

本発明に係るデジタル減衰装置によれば、デジタル入力
信号のデータ値に応じた基準クロックのクロックパルス
の個数のパルス幅の出力信号を発生するパルス幅変調回
路を有し、上記デジタル入力信号をｌ／Ｎ単位で減衰し
て上記パルス幅変調回路を介して出力する際に、上記基
準クロックの周波数のＮ倍の高速クロックを変調クロッ
クとして用いて変調出力のパルス幅を１／Ｎ単位で縮小
することにより、上述の課題を解決する。

〔作　用〕

パルス幅変調出力のパルス幅自体を減衰量に応して縮小
することにより、分解能を低下させず、ダイナミックレ
ンジを劣化させることなく、信号の減衰を行うことかで
きる。

〔実施例〕

第１図は本発明に係るデジタル減衰装置の第１の実施例
を示すブロック回路図である。

この第１図に示すデジタル減衰装置は、１／Ｎ（Ｎは自
然数）単位の減衰を行うものであり、さらに一般的には
Ｍ／Ｎ　（Ｍ＝１．２．・・・、Ｎ）倍の減衰が行える
ようになっている。また、パルス幅変調回路１１はいわ
ゆるパルスカウント型のカウンタを基本とする構成を有
するものである。

この第１図において、入力端子１２に供給される信号は
、例えば前記第６図のノイズシェービング回路３３から
出力されたデジタル信号であり、そのデータ値Ｄ９がサ
ンプル周期（データ周期）Ｔ、毎に更新されるようにな
っている。このデジタル信号は、データ値Ｄ０か乗算器
１７でＭ倍されてカウント数ＣＮとなり（ｃ、＝Ｍ−Ｄ
Ｑ　）、カウンタを基本構成とするパルス幅変調回路１
１のカウント数入力端子に供給されている。入力端子１
３には周波数ｆ。の前記基準タロツクパルスＰ　ＣＫが
供給されており、これが周波数逓倍器１８に送られるこ
とで上記減衰の単位１／Ｎの逆数倍、すなわちＮ倍（周
波数Ｎ　”　ｆ　ｏ　）に逓倍されて、パルス幅変調回
路１１の変調クロック入力端子に供給されている。パル
ス幅変調回路ＩＩのカウントスタートパルス入力端子１
４には前記カウントスタートパルスＳｔが供給されてい
る。また、パルス幅変調回路１１の出力端子１５からは
、上記Ｍ／Ｎ倍に減衰されたパルス幅変調出力（ＰＷＭ
出力）が取り出され、前記第６図のＬＰＦ３６等に供給
されるようになっている。さらに、入力端子１６には、
上記減衰の比率Ｍ／Ｎを示すデータが入力され、このデ
ータＭ／Ｈに応じて、上記乗算器１７の乗算係数Ｍ及び
周波数逓倍器１８の逓倍数Ｎが可変制御されるようにな
っている。

以上のような構成の動作の具体例として、上記Ｎ＝４と
し、Ｍ＝４．３，２．１とする場合の例について、第２
図を参照しながら説明する。第２図のａは端子１４に供
給されるカウントスタートパルスＳｔの一例を示してお
り、このカウントスタートパルスＳｔの１周期Ｔ、内に
は、第２図すに示すように、周波数かＮ　’　ｆ　＝　
＝　４　ｆ　ｏの変調クロックパルスが３２個含まれて
いる。パルス幅変調回路１１は、この変調クロックパル
スを上記カウントスタートパルスＳｔの立ち上がり時点
からカウント開始し、上記カウント数ＣＮに達するまで
の間、出力を“Ｈ”に保持する。例えば上記Ｍ＝４の場
合にはカウント数ＣＮは４ＤＱとなり、Ｄｏ＋＝６の時
のカウント数ＣＮは２４となって、第２図Ｃに示すよう
に、カウントスタートパルスＳｔの立ち上がり時点から
第２図すの変調クロックパルス（周波数４ｆ、）を２４
佃カウントする間だけＰＷＭ出力は“Ｈ”を保つ。また
り、、＝３でＯＮカ月２となるときのＰＷＭ出力は、周
波数４ｆｏの変調クロックパルスを１２個カウントする
間だけ“Ｈ′を保つことになる。

次に第２図ｄは、Ｍ＝３　（Ｍ／Ｎ＝３／４）のときの
ＰＷＭ出力を示しており、Ｄ、、＝６のときのカウント
数ＣＮは１８となるから、カウントスタートパルスＳｔ
の立ち上がり時点から周波数４ｆ０の変調クロックパル
スを１８８カウントする間だけ“Ｈ′を保ち、Ｄ　Ｏ２
＝　３でＣＮが９となるときには“Ｈ”の期間は周波数
４ｆ、の変調クロックパルスの９力ウント分となる。

第２図ｅは、Ｍ＝２　（Ｍ／Ｎ＝２／４）のときのＰＷ
Ｍ出力を示しており、ＤＱ＋＝６のときのカウント数Ｃ
Ｎは１２となって、カウントスタートパルスＳｔの立ち
上がり時点から周波数４ｆ、の変調クロックパルスを１
２個カウントする間だけ“Ｈ”を保ち、Ｄ、、＝３でＣ
Ｎが６となるときには“Ｈ”の期間は周波数４ｆ、の変
調クロックパルスの６力ウント分となる。

さらに第２図ｆは、Ｍ＝１　　（Ｍ／Ｎ＝１／４）のと
きのＰＷＭ出力を示しており、入力デジタル信号のデー
タ値り、がそのままカウント数ＣＮとなるから、ＣＮ＝
Ｄｏ＋＝６のときには、カウントスタートパルスＳｔの
立ち上がり時点から周波数４ｆ、の変調クロックパルス
を６個カウントする間だけ“Ｈ″が出力され、またＣ、
＝Ｄ、２＝３のときには、周波数４ｆ、の変調クロック
パルスを３個カウントする間だけ“Ｈ”が出力される。

以上の動作をまとめると、減衰かされたＰＷＭ出力は、
元の減衰なしのときのＰＷＭ出力（第８図Ｃ参照）のパ
ルス幅をＭ／Ｎに縮小したパルス幅となっていることか
分かる。すなわち、変調クロック周波数をＮ倍にするこ
とによって、ＰＷＭ出力のパルス幅の変化の単位を１／
Ｎにし、カウント数ＣＮをデータ値Ｄ０のＭ倍とするこ
とで、結果としてパルス幅を元のＭ／Ｎ倍にしている。

このパルス幅かＭ／Ｎ倍されたＰＷＭ出力を、第６図の
ＬＰＦ３６等に送ることにより、ダイナミックレンジを
低下させることなくアナログ信号が得られる。

ところで上記第１の実施例は、デジタル信号のデータ値
Ｄ０がいわゆる自然２進数で表示されている場合の例を
示しているか、正負の極性を持った２進行号も考えられ
ている。すなわち、第３図は上記自然２進数のデータ値
Ｄ０と、対応する正負表現の２進数（この例ではいわゆ
るオフセットバイナリ）のデータ値り、とを示しており
、自然２進数の中央値ｍ“４”を基準値あるいはオフセ
ット値として正負表現の２進数の“０”に対応させてい
る。このような正負表現の２進数のデータ値り、に対し
て減衰を行う場合には、第３図の実線波形を破線波形に
するような変換が必要とされ、第４図に示す本発明の第
２の実施例のような構成が必要とされる。

すなわち、第４図に示す第２の実施例においては、上記
第１図に示す第１の実施例の構成に加えて、上記中央値
ｍのＮ倍の値Ｎ−ｍを出力するデータ発生回路１９と、
このデータ発生回路１９からの出力データ（値Ｎ−ｍ）
と上記Ｍ倍乗算器１７からの出力データ（値Ｍ’　”　
Ｄ　ａ　）とを加算する加算器２０とが設けられている
。この加算器２０からの加算データの値（Ｍ−Ｄａ　＋
Ｎ−ｍ）がカウント数０９としてパルス幅変調回路１１
に供給されている。この第２図の他の部分は上記第１図
の例と同様に構成されており、第１図の各部と対応する
部分には同じ指示符号を付して説明を省略する。

第５図は、この第４図の動作を説明するだめのタイムチ
ャートであり、第５図ａが端子１４に供給されるカウン
トスタートパルスＳｔを、第２図すは端子１３に供給さ
れる周波数がＮ−ｆ、（Ｎか４のとき４ｆ０）の変調ク
ロックパルスを、また第５図のｃ　−ｆは上記Ｍ／Ｎを
４／４〜１／４としたときの端子１５から取り出される
パルス幅変調出力（ＰＷＭ出力）をそれぞれ示している
。

この第５図の例では、上記第２図や前記第８図の例にお
けるデータ値Ｄ　ｏ　＋　＝６、Ｄ　ａ　ｔ　＝　３に
対応して、それぞれＤ□＝＋２、Ｄ、、＝−１の正負表
現された２進データ値を用いている。従って、第５図Ｃ
のＭ／Ｎ＝４／４の場合のカウント数ＣＮは、Ｃｓ　＝
Ｍ−Ｄａ　＋Ｎ−ｍより、Ｄｍ＋＝＋２のときＣ，＝２
４、Ｄ＊ｔ＝　　１のときＣ，＝１２となる。

また第５図ｄのＭ／Ｎ＝３／４の場合のカウント数ＣＮ
は、Ｄ、、＝＋２のときＣＮ＝２２、Ｄえ２＝−１のと
きＣＭ＝１３となる。第５図ｅのＭ／Ｎ＝２／４の場合
のカウント数ＣＨは、Ｄ　ｗ　＋　＝＋　２のときＣＮ
＝２０、Ｄ□＝−１のときＣ，＝１４となる。さらに、
第５図ｅのＭ／Ｎ＝１／４の場合のカウント数ＣＮは、
Ｄｅｌ＝＋２のときＣＮ＝１８、Ｄ＋Ｉｔ＝　　１のと
きＣ，＝１５となる。

パルス幅変調回路１１は、上記周波数４ｆｏの変調クロ
ックパルスをこれらの各カウント数ＣＮの個数だけカウ
ントしている間”Ｈ″となるようなＰＷＭ出力（第５図
ｃ　−ｆ参照）を端子１５を介して出力するわけである
。このようなＰＷＭ出力を、前記第６図のＬＰＦ３６等
に送ることにより、第３図の実線に示す波形のような元
の（減衰前の）信号に対して、上記基準“０″を中心と
して減衰された第３図の破線に示すような波形の信号を
、分解能の低下やダイナミックレンジの劣化を引き起こ
すことな（、得ることができる。また直流レベルが変動
しないことは、第３図からも明らかである。

なお、本発明は上記実施例のみに限定されるものではな
く、例えば、上記実施例においては、後縁（立ち下がり
エツジ）の位置が入力データ値に応じて変化するいわゆ
る後縁変調方式のパルス幅変調回路を用いているが、入
力データ値に応じて前縁（立ち上がりエツジ）の位置か
変化するいわゆる前縁変調方式の回路や、前縁及び後縁
か対称的に変化する対称変調方式の回路等を用いるよう
にしてもよい。

〔発明の効果〕

以上説明したことからも明らかなように、本発明に係る
デジタル減衰装置によれば、デジタル入力信号を１／Ｎ
単位で減衰してパルス幅変調回路を介して取り出す際に
、基準クロックの周波数のＮ倍の高速クロックを用いて
パルス幅変調を行わせることにより、分解能あるいはダ
イナミックレンジを劣化させることなく信号の減衰を行
わせることができる。また、回路をＩＣ（集積回路）化
する際に、簡単な構成を付加するのみでＤ／Ａ変換ＩＣ
にデジタル処理による減衰機能を付加することができる
。

【図面の簡単な説明】

第１図は本発明に係るデジタル減衰装置の第１の実施例
を示すブロック回路図、第２図は該第１の実施例の動作
を説明するためのタイムチャート、第３図は正負表現の
２進数をデータ値とするデジタル信号を減衰する際の波
形を示す波形図、第４図は本発明に係るデジタル減衰装
置の第２の実施例を示すブロック回路図、第５図は該第
２の実施例の動作を説明するためのタイムチャート、第
６図はオーバーサンプリング型１ビツトＤ／Ａ変換装置
の概略構成を示すブロック回路図、第７図は従来のパル
ス幅変調回路の概略構成を示すブロック回路図、第８図
は第７図の装置の動作を説明するためのタイムチャート
である。 １１・・・・・・パルス幅変調回路 １２・・・・・・デジタル信号入力端子１３・・・・・
・基準クロックパルス入力端子１４・・・・・・カウン
トスタートパルス入力端子１５・・・・・・ＰＷＭ出力
端子 １６・・・・・・減衰比率データ入力端子１７・・・・
・・Ｍ倍乗算器 １８・・・・・・Ｎ倍周波数逓倍器 １９・・・・・・Ｎ−ｍデータ発生回路２０・・・・・
・加算器

Claims (1)

1. 【特許請求の範囲】 デジタル入力信号のデータ値に応じた基準クロックのク
   ロックパルスの個数のパルス幅の出力信号を発生するパ
   ルス幅変調回路を有し、 上記デジタル入力信号を１／Ｎ単位で減衰して上記パル
   ス幅変調回路を介して出力する際に、上記基準クロック
   の周波数のＮ倍の高速クロックを変調クロックとして用
   いて変調出力のパルス幅を１／Ｎ単位で縮小することを
   特徴とするデジタル減衰装置。