JP2004080076A - ディジタル信号処理装置及びディジタル信号処理方法 - Google Patents
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- 238000000034 method Methods 0.000 title abstract description 14
- 238000006243 chemical reaction Methods 0.000 claims description 21
- 238000003672 processing method Methods 0.000 claims description 18
- 238000013139 quantization Methods 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 6
- 238000001914 filtration Methods 0.000 claims description 2
- 238000000605 extraction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 6
- 230000002238 attenuated effect Effects 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 3
- 230000005236 sound signal Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
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- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
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Abstract
【課題】ΔΣ変調内で、小規模なハードウエア構成によってリミット処理を可能にするディジタル信号処理装置を提供する。
【解決手段】量子化器３３は、第６積分器３０の積分出力を量子化し、加算器３４を介して各積分器の入力に帰還しながら１ビット信号出力を生成して６次のΔΣ変調器３の外部に導出する。制御部４は、１ビット信号出力のオーディオ帯域成分のレベルを可変させるために量子化器３３からのフィードバックループ信号を制御する制御信号を生成する。そこで、制御部４は、６次のΔΣ変調器３の入力側の積分器である第２積分器１４からの積分出力を取り出す。
【選択図】 図１
【解決手段】量子化器３３は、第６積分器３０の積分出力を量子化し、加算器３４を介して各積分器の入力に帰還しながら１ビット信号出力を生成して６次のΔΣ変調器３の外部に導出する。制御部４は、１ビット信号出力のオーディオ帯域成分のレベルを可変させるために量子化器３３からのフィードバックループ信号を制御する制御信号を生成する。そこで、制御部４は、６次のΔΣ変調器３の入力側の積分器である第２積分器１４からの積分出力を取り出す。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号処理方法及び装置に関し、特にΔΣ変調装置を用いて１ビット信号出力を導出するためのディジタル信号処理装置及びディジタル信号処理方法に関する。
【０００２】
【従来の技術】
ΔΣ変調された高速１ビット・オーディオ信号は、従来のディジタルオーディオに使われてきたデータのフォーマット（例えばサンプリング周波数４４．１ｋＨｚ、データ語長１６ビット）に比べて、非常に高いサンプリング周波数と短いデータ語長（例えばサンプリング周波数が４４．１ｋＨｚの６４倍でデータ語長が１ビット）といった形をしており、広い伝送可能周波数帯域を特長にしている。また、ΔΣ変調により１ビット信号であっても、６４倍というオーバーサンプリング周波数に対して低域であるオーディオ帯域において、高いダイナミックレンジをも確保できる。この特徴を生かして高音質のレコーダーやデータ伝送に応用することができる。
【０００３】
このΔΣ変調回路自体はとりわけ新しい技術ではなく、回路構成がＩＣ化に適していて、また比較的簡単にＡＤ変換の精度を得ることができることから従来からＡＤコンバータの内部などではよく用いられている回路である。
【０００４】
このΔΣ変調された信号は、簡単なアナログローパスフィルターを通すことによって、アナログオーディオ信号に戻すことができる。
【０００５】
【発明が解決しようとする課題】
ところで、ΔΣ変調された１ビット信号には、表現可能なオーディオ帯域最大レベルが存在する。このため最大レベルを超える大きな信号は表現できない。また、例えば２種類の１ビット信号を加算することによって生成された大きなレベルの信号を、再度、高次のΔΣ変調器に入力して１ビット信号を導出しようとすると系が不安定になる。
【０００６】
例えば１ビット信号をミックスする場合などは、もとの信号レベルを超え、１ビット信号で表現可能なレベルを超えてしまうこともある。このような大きなレベルの信号を高次のΔΣ変調器を備えたディジタル信号処理装置によって１ビット信号に変換するためには前述したように系が不安定になるのを避けるために、リミッターによってそのオーディオ帯域レベルをリミット処理する必要がある。
【０００７】
図１０は従来のディジタル信号処理装置１００の構成の一例である。ノイズシェーピングにより生成された２種類の高速１ビット信号Ａ、Ｂを加算器１０１により加算した加算出力は表現可能なオーディオ帯域最大レベルを超えてしまう。そこで、このディジタル信号処理装置１００は、前記加算出力であるオーディオ帯域信号をリミット処理している。
【０００８】
先ず、ＦＩＲフィルタ１０２によってオーディオ帯域を検出する。そして、オーバーレベル検出器１０３によって基準値に対するオーバーレベル分を検出する。このオーバーレベル分を負符号とし、ディレーライン１０４にて遅延された前記加算器１０１からの加算出力に加算器１０５にて加算する。これにより、前記オーディオ帯域のオーバーレベル分は、加算器１０５により前記オーディオ帯域信号から減算され、オーバーレベル分が抑えられる。そして、オーバーレベル分が抑えられたオーディオ帯域がΔΣ変調器１０６によって１ビット信号とされて導出される。
【０００９】
しかし、ＦＩＲフィルタ１０２は、オーディオ帯域を検出するために、ノイズシェーピングによる高域に集中した量子化ノイズ成分を取り除く必要があるために、急峻な減衰特性のフィルターである。この急峻な減衰特性のＦＩＲフィルタ１０２は、乗算器の使用などによって規模が大きくなってしまう。また、規模が大きなＦＩＲフィルタ１０２での遅延時間を考慮するために、ディレーライン１０４は、大きな遅延時間を必要とした。
【００１０】
本発明は、前記実情に鑑みてなされたものであり、ΔΣ変調内で、小規模なハードウエア構成によってリミット処理を可能にするディジタル信号処理装置及びディジタル信号処理方法の提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明に係るディジタル信号処理装置は、前記課題を解決するために、直列に接続される複数ｍ個の積分器を備える複数ｍ次のΔΣ変調手段によって１ビット信号出力を導出するディジタル信号処理装置において、前記複数ｍ個の積分器の内の最終の積分器出力を量子化して１ビット信号出力を生成する量子化手段と、前記量子化手段が生成する１ビット信号出力のオーディオ帯域成分のレベルを可変させるために前記１ビット信号出力の内の前記各積分器へのフィードバックループ信号を制御する制御信号を生成する制御手段とを備える。
【００１２】
特に、前記制御手段は、前記複数ｍ次のΔΣ変調装置の入力側の積分器からの積分出力を取り出して前記制御信号を生成する。
【００１３】
本発明に係るディジタル信号処理方法は、前記課題を解決するために、直列に接続される複数ｍ個の積分器を備える複数ｍ次のΔΣ変調装置によって１ビット信号出力を導出するためのディジタル信号処理方法において、前記複数ｍ個の積分器の内の最終の積分器出力を量子化して１ビット信号出力を生成する量子化工程と、前記量子化工程が生成する１ビット信号出力のオーディオ帯域成分のレベルを可変させるために前記１ビット信号出力の内の前記各積分器へのフィードバックループ信号を制御する制御信号を生成する制御工程とを備える。
【００１４】
前記制御工程は、前記複数ｍ次のΔΣ変調装置の入力側の積分器からの積分出力を取り出して前記制御信号を生成する。
【００１５】
このように、本発明に係るディジタル信号処理装置及び方法は、前記課題を解決するために、レベルの大きなオーディオ帯域信号にΔΣ変調を行うディジタル信号処理装置及び方法において、入力側に近いΔΣ変調器の積分器の値を、比較的緩やかな減衰特性のフィルターによってオーディオ帯域の信号を検出する。ここで入力側に近いΔΣ変調器の積分器の値は、その構造により、すでに高域成分が減衰されているため、比較的緩やかな減衰特性のフィルターによってオーディオ帯域の検出が可能である。
【００１６】
一方ΔΣ変調器には、その処理によって生じる遅延時間が存在する。ここでフィルターによる遅延時間をオーディオ帯域信号を検出する積分器から量子化器までの遅延時間と同じにし、オーディオ帯域の検出信号と、量子化器によって得られるΔΣ変調信号のオーディオ帯域成分の位相を一致させる。なおここでフィルタリング処理による遅延時間をΔΣ変調器での遅延時間より短くしてディレーラインによって遅延補正をおこなってもよい。
【００１７】
そして、検出したオーディオ帯域信号が基準となるレベルを超えた時、フィードバック値として、量子化値にこの超えた分の値を加えた値を用いる。これらの処理によって、１ビット信号へのリミット処理が可能となる。
【００１８】
これにより、ΔΣ変調器内の小規模のハードウエア構成によって、ΔΣ変調信号へのリミット処理が可能となり、これらにより前記課題を解決する。
【００１９】
【発明の実施の形態】
以下、本発明に係るディジタル信号処理装置及び方法のいくつかの実施の形態について図面を参照しながら説明する。
【００２０】
先ず、第１の実施の形態について図１〜図４を参照しながら説明する。この第１の実施形態は、図１に示すように、デルタシグマ（ΔΣ）変調処理によりそれぞれ得られた１ビット（ｂｉｔ）信号Ａと、１ビット（ｂｉｔ）信号Ｂとの加算出力を、６次のΔΣ変調器３に供給して、１ビット信号出力を導出するディジタル信号処理装置１である。
【００２１】
加算器２の加算出力は、ΔΣ変調された１ビット信号で表現可能なオーディオ帯域最大レベルを超えることがある。このオーディオ帯域最大レベルを超えた大きなレベルの信号は１ビット信号で表現ができない。
【００２２】
そこで、ディジタル信号処理装置１は、前記加算出力に、再度ΔΣ変調処理を施す際、オーディオ帯域最大レベルを超えた大きなレベルの信号を１ビット信号で表現可能なレベルにする。このとき、ディジタル信号処理装置１は、前記加算出力のオーディオ帯域レベルを、系を不安定にせずリミット処理して１ビット信号を導出する。
【００２３】
このため、ディジタル信号処理装置１は、６次のΔΣ変調器３の６個の積分器内の最終の積分器３０の出力を量子化して１ビット信号出力を生成する量子化器３３と、量子化器３３が生成する１ビット信号出力のオーディオ帯域成分のレベルを可変させるために前記１ビット信号出力の内の各積分器へのフィードバックループ信号を制御する制御信号を生成する制御部４とを備える。
【００２４】
６次のΔΣ変調器３は、第１積分器１０、第２積分器１４、第３積分器１８、第４積分器２２、第５積分器２６、第６積分器３０を有してなる。また、このΔΣ変調器３は、第１積分器１０の積分出力に第１の係数を乗算して減衰させる第１係数乗算器１３と、第２積分器１４の積分出力に第２の係数を乗算して減衰させる第２係数乗算器１７と、第３積分器１８の積分出力に第３の係数を乗算して減衰させる第３係数乗算器２１と、第４積分器２２の積分出力に第４の係数を乗算して減衰させる第４係数乗算器２５と、第５積分器２６の積分出力に第５の係数を乗算して減衰させる第５係数乗算器２９とを備える。また、前記最終の積分器となる第６積分器３０の積分出力を量子化する量子化器３３とを備える。また、６次のΔΣ変調器３は、量子化器３３から各積分器へのフィードバックループ信号に制御部４で生成された制御信号を加算する加算器３４も備える。
【００２５】
第１積分器１０は加算器１１とシフト演算器１２とからなる。第２積分器１４は加算器１５とシフト演算器１６とからなる。第３積分器１８は加算器１９とシフト演算器２０とからなる。第４積分器２２は加算器２３とシフト演算器２４とからなる。第５積分器２６は加算器２７とシフト演算器２８とからなる。第６積分器３０は加算器３１とシフト演算器３２とからなる。
【００２６】
加算器２からの加算出力がΔΣ変調器３に入ると、第１の積分器１０は前記加算出力を加算器１１を介してシフト演算器１２に供給する。シフト演算器１２は、加算器１１からの加算出力をシフトし、加算器１１に戻す。また、加算器１１には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第１積分器１０の積分出力は、第１係数乗算器１３に供給される。第１係数乗算器１１３は、第１積分器１０の積分出力に第１の係数（１／３２）を乗算して減衰させ、第２積分器１４に供給する。
【００２７】
第２の積分器１０は第１係数乗算器１３からの乗算出力を加算器１５を介してシフト演算器１６に供給する。シフト演算器１６は、加算器１５からの加算出力をシフトし、加算器１５に戻す。また、加算器１５には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第２積分器１４の積分出力は、第２係数乗算器１７に供給される。第２係数乗算器１７は、第２積分器１４の積分出力に第２の係数（１／１６）を乗算して減衰させ、第３積分器１８に供給する。
【００２８】
第３の積分器１８は第２係数乗算器１７からの乗算出力を加算器１９を介してシフト演算器２０に供給する。シフト演算器２０は、加算器１９からの加算出力をシフトし、加算器１９に戻す。また、加算器１９には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第３積分器１８の積分出力は、第３係数乗算器２１に供給される。第３係数乗算器２１は、第３積分器１８の積分出力に第３の係数（１／８）を乗算して減衰させ、第４積分器２２に供給する。
【００２９】
第４の積分器２２は第３係数乗算器２１からの乗算出力を加算器２３を介してシフト演算器２４に供給する。シフト演算器２４は、加算器２３からの加算出力をシフトし、加算器２３に戻す。また、加算器２３には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第４積分器２２の積分出力は、第４係数乗算器２５に供給される。第４係数乗算器２５は、第４積分器２２の積分出力に第４の係数（１／４）を乗算して減衰させ、第５積分器２６に供給する。
【００３０】
第５の積分器２６は第４係数乗算器２５からの乗算出力を加算器２７を介してシフト演算器２８に供給する。シフト演算器２８は、加算器２７からの加算出力をシフトし、加算器２７に戻す。また、加算器２７には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第５積分器２６の積分出力は、第６係数乗算器３０に供給される。第５係数乗算器２９は、第５積分器２６の積分出力に第５の係数（１／２）を乗算して減衰させ、第６積分器２６に供給する。
【００３１】
第６の積分器３０は第５係数乗算器２９からの乗算出力を加算器３１を介してシフト演算器３２に供給する。シフト演算器３２は、加算器３１からの加算出力をシフトし、加算器３１に戻す。また、加算器３１には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第６積分器３０の積分出力は、量子化器３３に供給される。
【００３２】
量子化器３３は、第６積分器３０の積分出力を量子化して１ビット信号を出力する。この１ビット信号は、加算器３４を介して各積分器にフィードバックループ信号として負帰還される。また、量子化器３３は、１ビット信号出力を６次のΔΣ変調器３の外部に導出する。
【００３３】
制御部４は、１ビット信号出力のオーディオ帯域成分のレベルを可変させるために量子化器３３からのフィードバックループ信号を制御する制御信号を生成する。そこで、制御部４は、６次のΔΣ変調器３の入力側の積分器である第２積分器１４からの積分出力を取り出す。
【００３４】
制御部４は、第２積分器１４から取り出した積分出力のオーディオ帯域の信号を検出する移動平均フィルタ５と、この移動平均フィルタ５が検出したオーディオ帯域信号のオーバーレベル分を検出するオーバーレベル検出器６と、オーバーレベル検出器６にて検出されたオーバーレベル分のレベルを変換するレベル変換器７とを備えてなる。
【００３５】
移動平均フィルタ５は、図２に示すように、シフト演算器５１１〜５１１６を直列に接続し、各シフト演算器５１１〜５１１６のシフト出力を加算器５２にて加算することにより、第２積分器１４からの積分出力からオーディオ帯域の信号を検出する。
【００３６】
第２積分器１４の出力は、ΔΣ変調器の特性によって高域成分が減衰し、オーディオ帯域成分が支配的であるが、わずかながらノイズシェーピングによる高域量子化ノイズ成分を合わせ持っている。このノイズ成分を減衰させるために１６タップ移動平均フィルタ５によって、オーディオ帯域成分を検出する。ここで使用するフィルタは、図２に示す程度のタップ数の移動平均フィルタでよく、また乗算器も必要としない。つまり、小規模なハードで実現することができるフィルタである。
【００３７】
ここでフィルタでの遅延時間を、第２積分器１４から量子化器３３までの遅延時間と一致させる必要がある。この構成では、遅延時間が１６サンプルとなるため、１６タップの移動平均フィルタ５を用いることによって遅延時間を一致させることができる。
【００３８】
オーバーレベル検出器６は、移動平均フィルタ５によって検出されたオーディオ帯域成分の信号を所定の基準レベルＬｒｅｆと比較し、超過分（オーバーレベル）の検出を行う。図３に示すように、移動平均フィルタ５で検出されたオーディオ帯域成分信号と基準レベルＬｒｅｆとを比較器６１にて比較するとともに、それらの差を減算器６２により求める。切り換えスイッチの被選択端子ａは、減算器６２の出力を受ける。また、切り換えスイッチ６３の被選択端子ｂは、接地されている。切り換え片はレベル変換器７に接続されている。したがって、比較器６１での比較結果に基づいて切り換えスイッチ６３の切り換えを制御すれば、減算器６２での減算結果をオーバーレベルとして出力することができる。具体的には、比較器６１により前記オーディオ帯域成分信号が基準レベルＬｒｅｆを超えると判定すれば、超えた分を減算器６２にてオーバーレベル分として検出し、切り換えスイッチ６３を介してレベル変換器７に供給する。
【００３９】
レベル変換器７は、第２積分器１４のオーディオ帯域信号レベルをΔΣ変調器出力のオーディオ帯域信号レベルへと変換するために、１／１６に減衰させる。
【００４０】
したがって、制御部４は、オーディオ帯域成分のオーバーレベル分をレベル変換して加算器３４に供給する。加算器３４は、量子化器３３からの量子化値に前記レベル変換されたオーバーレベル分を加算する。この加算器３４からの加算出力は前記各積分器の入力にフィードバックされる。このようにして、制御部４は、オーディオ帯域成分のレベルを可変させるために量子化器３３からのフィードバックループ信号を制御する制御信号を生成する。この結果、ΔΣ変調器出力のオーディオ帯域信号は、ハードリミット処理された信号となる。
【００４１】
図４には、ディジタル信号処理装置１の動作を説明するためのタイミングチャートを示す。
【００４２】
図４（Ａ）は、第２積分器１４の出力（値）を示している。第２積分器１４の値は、ΔΣ変調器の特性によって高域成分が減衰し、オーディオ帯域成分が支配的である。しかし、わずかながらノイズシェーピングによる高域量子化ノイズ成分を合わせ持っている。この図４（Ａ）では、太い正弦波で表しているが、これは信号波形に高域成分が乗っていることを表現している。
【００４３】
図４（Ｂ）は、移動平均フィルタ５の出力を示している。高域成分が除去されたオーディオ帯域成分が検出されている。
【００４４】
図４（Ｃ）は、オーバーレベル検出器６にて検出されたオーバーレベル成分を示している。図４（Ｂ）における縦軸のレベル中の±８を基準レベルＬｒｅｆとしたことによるオーバーレベル検出信号である。
【００４５】
図４（Ｄ）は、第２積分器１４のオーディオ帯域信号レベルをΔΣ変調器出力のオーディオ帯域信号レベルへと変換するために、オーバーレベル成分を１／１６に減衰させたレベル変換信号である。このレベル変換信号が前記制御部４が生成した制御信号に相当する。
【００４６】
図４（Ｅ）は、量子化器３３からの量子化出力に加算器３４にて前記図４（Ｄ）のレベル変換信号（制御信号）を加算して生成されたフィードバックループ信号である。
【００４７】
図４（Ｆ）は、ΔΣ変調器３の１ビット出力信号のオーディオ帯域成分である。アナログローパスフィルタを通した後の信号波形を示している。ハードリミット処理された信号となっている。
【００４８】
このようにディジタル信号処理装置１は、ΔΣ変調器３の第２積分器１４の積分出力から、量子化器３３までの遅延時間と同じ遅延量の移動平均フィルタ５によってオーディオ帯域信号を検出し、そこでの基準レベルを超えるオーバーレベル成分を検出し、レベル変換した上で、量子化出力信号（フィードバックループ信号）に加算して各積分器の入力に帰還することによって、小規模で簡単なハードウェア構成によって、ΔΣ変調信号へのリミット処理を実現できた。
【００４９】
次に、第２の実施の形態について図５〜図８を参照しながら説明する。この第２の実施形態も、図５に示すように、デルタシグマ（ΔΣ）変調処理によりそれぞれ得られた１ビット（ｂｉｔ）信号Ａと、１ビット（ｂｉｔ）信号Ｂとの加算出力を、６次のΔΣ変調器３に供給し、１ビット信号出力を導出するディジタル信号処理装置７０である。前記第１の実施の形態のディジタル信号処理装置１と同様の構成部には同じ符号を付して説明を省略する。
【００５０】
このディジタル信号処理装置７０は、制御部７１の構成を前記第１の実施の形態とは異ならせている。すなわち、制御部７１は、移動平均フィルタ５と、オーバーレベル検出器６と、レベル変換器７の他、さらにレベル変換器７の後段にリミッター特性変換器７２を有している。
【００５１】
リミッター特性変換器７２は、レベル変換器７にてレベル変換されたオーバーレベル成分にリミッター特性変換を施す。このリミッター特性変換のための変換特性の具体例を図６に示す。横軸が入力（Ｉｎ）、縦軸がリミット出力（Ｏｕｔ）である。入力が０．１２５のときには出力を０．０２０８位に、入力が０．２５のときは出力を０．１２５に、入力が０．３７５のときは出力を０．２５にリミットしている。
【００５２】
図７にはリミッター特性変換器７２によってリミット変換処理された前記制御信号に基づいて生成された前記１ビット信号出力のオーティオ帯域成分信号の波形を示す。この信号波形は、ディジタル信号処理装置７０から導出された１ビット信号出力をアナログＬＰＦに通したものである。
【００５３】
図８には、ディジタル信号処理装置７０の動作を説明するためのタイミングチャートを示す。図８（Ａ）〜図８（Ｄ）は、前記図４（Ａ）〜図４（Ｄ）と同じである。
【００５４】
図８（Ｅ）は、リミッタ特性変換器７２からのリミッター特性変換信号である。図８（Ｄ）のレベル変換信号のピーク付近が鈍った波形となっている。このリミッター特性信号が制御部７１が生成した制御信号に相当する。
【００５５】
図８（Ｆ）は、量子化器３３からの量子化出力に加算器３４にて前記図８（Ｅ）のリミッター特性変換信号（制御信号）を加算して生成されたフィードバックループ信号である。
【００５６】
図８（Ｇ）は、ΔΣ変調器３の１ビット出力信号のオーディオ帯域成分である。前記図７と同様の信号波形である。ソフトリミット処理された信号となっている。
【００５７】
このようにディジタル信号処理装置７０は、ΔΣ変調器３の第２積分器１４の積分出力から、量子化器３３までの遅延時間と同じ遅延量の移動平均フィルタ５によってオーディオ帯域信号を検出し、そこでの基準レベルを超えるオーバーレベル成分を検出し、レベル変換した上で、リミッター特性変換を行い、量子化出力信号に加算して各積分器の入力に帰還することによって、小規模で簡単なハードウェア構成によって、ΔΣ変調信号へのソフトリミット特性を実現することができる。
【００５８】
次に、第３の実施の形態について図９を参照しながら説明する。この第３の実施形態も、図９に示すように、デルタシグマ（ΔΣ）変調処理によりそれぞれ得られた１ビット（ｂｉｔ）信号Ａと、１ビット（ｂｉｔ）信号Ｂとの加算出力を、６次のΔΣ変調器８１に供給し、１ビット信号出力を導出するディジタル信号処理装置８０である。このディジタル信号処理装置８０は、６次のΔΣ変調器８１の内部構成の一部と、制御部８３の内部構成の一部を前記第１の実施の形態と異ならせている。前記第１の実施の形態のディジタル信号処理装置１と同様の構成箇所には同じ符号を付して説明を省略する。
【００５９】
６次のΔΣ変調器８１は、第１の実施の形態で用いていた加算器３４に変えて乗算器８４を備える。この乗算器８４は、量子化器３３から各積分器の入力に帰還される１ビット信号（量子化出力）に制御部８３で生成された制御信号を乗算する。
【００６０】
制御部８３は、移動平均フィルタ５の後段にエンベロープピーク検出器８４と、オーバーレベル比検出器８５を備えている。そして、オーバーレベル比検出器８５が検出したオーバーレベル比を制御信号として乗算器８２に供給する。乗算器８２は、量子化器３３からの量子化出力にこの値を乗算する。
【００６１】
エンベロープピーク検出器８４は、移動平均フィルタ５が検出したオーディオ帯域信号よりエンベロープのピークレベルを長い時定数で検出する。オーバーレベル比検出器８５は、エンベロープピーク検出器８４が検出したピーク値が基準値を超えたときの割合又は比率を算出し、オーバーレベル比とする。例えば、図４（Ｂ）の移動平均フィルタ出力におけるピーク値を±９．６と検出したとき、基準レベルＬｒｅｆ±８に対するオーバーレベル比は１．２となる。この１．２を前記制御信号として乗算器８２に供給する。すると、乗算器８２は、量子化器３３からの量子化出力に前記オーバーレベル比１．２を乗算する。これによってオートゲインコントロール（ＡＧＣ）を実現することができる。
【００６２】
このようにディジタル信号処理装置８０は、ΔΣ変調器８１の第２積分器１４の積分出力から、量子化器３３までの遅延時間と同じ遅延量の移動平均フィルタ５によってオーディオ帯域信号を検出し、そこでの基準レベルを超えるオーバーレベル比を検出し、量子化出力信号に乗算してＡＧＣを行い、各積分器の入力に帰還することによって、小規模で簡単なハードウェア構成によって、ΔΣ変調信号へのリミット特性を実現することができる。
【００６３】
なお、前記第１〜第３の実施の形態では、６次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出する場合について示したが、他の組み合わせでも移動平均フィルタでの処理時間とΔΣ変調器内での遅延時間を一致させることができればこれらに限定されるものではない。
【００６４】
例えば、５次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出し、前記第１〜第３の実施の形態にて行ったように各種リミット処理を行って良い。この場合、移動平均フィルタは８タップのものとなる。
【００６５】
また、４次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出してもよい。この場合、移動平均フィルタは４タップのものとなる。もし、第１積分器からオーディ帯域成分を検出するのであれば、移動平均フィルタは８タップのものとなる。
【００６６】
また、３次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出してもよい。この場合、移動平均フィルタは２タップのものとなる。
【００６７】
また、７次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出してもよい。この場合、移動平均フィルタは３２タップのものとなる。また、７次のΔΣ変調器を用い、１６タップの移動平均フィルタにより第３積分器からオーディオ帯域成分を検出してもよい。
【００６８】
さらに、８次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出してもよい。この場合、移動平均フィルタは６４タップのものとなる。また、７次のΔΣ変調器を用い、３２タップの移動平均フィルタにより第３積分器からオーディオ帯域成分を検出してもよい。もちろん、１６タップの移動平均フィルタにより第４積分器からオーディオ帯域成分を検出してもよい。
【００６９】
これらの例で移動平均フィルタを用いてオーディオ帯域成分を検出した後の前記制御信号の生成は第１〜第３実施例にて説明した方法による。
【００７０】
また、オーディオ帯域成分のレベルが大きくなる例として、前記第１〜第３実施の形態では、２系統の１ｂｉｔ信号を加算（ミックス）する場合を示したが、３、４、５、６チャンネル等多チャンネルのミックスや、フェードイン、フェードアウト、クロスフェード等のレベルコントロールなど、もとの１ビット信号のレベルを超えてしまうようなその他さまざまな場合に対して同様に処理することが出来る。
【００７１】
【発明の効果】
本発明に係るディジタル信号処理装置及びディジタル信号処理方法は、ΔΣ変調器の入力側の積分器から、量子化器までの遅延時間と同じ遅延量を有する例えば移動平均フィルタのようなフィルタ手段によってオーディオ帯域信号を検出し、そこでの基準レベルを超える超過分に基づいて制御信号を生成し、その制御信号を量子化出力信号に加算又は乗算して各積分器にフィードバックループ信号として帰還することによって、簡単な構成によって、ΔΣ変調信号へのリミット処理を実現可能とした。
【図面の簡単な説明】
【図１】第１の実施の形態の構成を示すブロック図である。
【図２】移動平均フィルタの回路図である。
【図３】オーバーレベル検出器の回路図である。
【図４】第１の実施の形態の動作を説明するためのタイミングチャートである。
【図５】第２の実施の形態の構成を示すブロック図である。
【図６】リミッター特性変換器の変換特性図である。
【図７】第２の実施の形態の出力信号のオーディオ帯域成分の波形図である。
【図８】第２の実施の形態の動作を説明するためのタイミングチャートである。
【図９】第３の実施の形態の構成を示すブロック図である。
【図１０】従来のディジタル信号処理装置の構成を示すブロック図である。
【符号の説明】
１ ディジタル信号処理装置、３ ６次のΔΣ変調器、４ 制御部、５ 移動平均フィルタ、６ オーバーレベル検出器、７ レベル変換器、１４ 第２積分器、３３ 量子化器、３４ 加算器
【発明の属する技術分野】
本発明は、ディジタル信号処理方法及び装置に関し、特にΔΣ変調装置を用いて１ビット信号出力を導出するためのディジタル信号処理装置及びディジタル信号処理方法に関する。
【０００２】
【従来の技術】
ΔΣ変調された高速１ビット・オーディオ信号は、従来のディジタルオーディオに使われてきたデータのフォーマット（例えばサンプリング周波数４４．１ｋＨｚ、データ語長１６ビット）に比べて、非常に高いサンプリング周波数と短いデータ語長（例えばサンプリング周波数が４４．１ｋＨｚの６４倍でデータ語長が１ビット）といった形をしており、広い伝送可能周波数帯域を特長にしている。また、ΔΣ変調により１ビット信号であっても、６４倍というオーバーサンプリング周波数に対して低域であるオーディオ帯域において、高いダイナミックレンジをも確保できる。この特徴を生かして高音質のレコーダーやデータ伝送に応用することができる。
【０００３】
このΔΣ変調回路自体はとりわけ新しい技術ではなく、回路構成がＩＣ化に適していて、また比較的簡単にＡＤ変換の精度を得ることができることから従来からＡＤコンバータの内部などではよく用いられている回路である。
【０００４】
このΔΣ変調された信号は、簡単なアナログローパスフィルターを通すことによって、アナログオーディオ信号に戻すことができる。
【０００５】
【発明が解決しようとする課題】
ところで、ΔΣ変調された１ビット信号には、表現可能なオーディオ帯域最大レベルが存在する。このため最大レベルを超える大きな信号は表現できない。また、例えば２種類の１ビット信号を加算することによって生成された大きなレベルの信号を、再度、高次のΔΣ変調器に入力して１ビット信号を導出しようとすると系が不安定になる。
【０００６】
例えば１ビット信号をミックスする場合などは、もとの信号レベルを超え、１ビット信号で表現可能なレベルを超えてしまうこともある。このような大きなレベルの信号を高次のΔΣ変調器を備えたディジタル信号処理装置によって１ビット信号に変換するためには前述したように系が不安定になるのを避けるために、リミッターによってそのオーディオ帯域レベルをリミット処理する必要がある。
【０００７】
図１０は従来のディジタル信号処理装置１００の構成の一例である。ノイズシェーピングにより生成された２種類の高速１ビット信号Ａ、Ｂを加算器１０１により加算した加算出力は表現可能なオーディオ帯域最大レベルを超えてしまう。そこで、このディジタル信号処理装置１００は、前記加算出力であるオーディオ帯域信号をリミット処理している。
【０００８】
先ず、ＦＩＲフィルタ１０２によってオーディオ帯域を検出する。そして、オーバーレベル検出器１０３によって基準値に対するオーバーレベル分を検出する。このオーバーレベル分を負符号とし、ディレーライン１０４にて遅延された前記加算器１０１からの加算出力に加算器１０５にて加算する。これにより、前記オーディオ帯域のオーバーレベル分は、加算器１０５により前記オーディオ帯域信号から減算され、オーバーレベル分が抑えられる。そして、オーバーレベル分が抑えられたオーディオ帯域がΔΣ変調器１０６によって１ビット信号とされて導出される。
【０００９】
しかし、ＦＩＲフィルタ１０２は、オーディオ帯域を検出するために、ノイズシェーピングによる高域に集中した量子化ノイズ成分を取り除く必要があるために、急峻な減衰特性のフィルターである。この急峻な減衰特性のＦＩＲフィルタ１０２は、乗算器の使用などによって規模が大きくなってしまう。また、規模が大きなＦＩＲフィルタ１０２での遅延時間を考慮するために、ディレーライン１０４は、大きな遅延時間を必要とした。
【００１０】
本発明は、前記実情に鑑みてなされたものであり、ΔΣ変調内で、小規模なハードウエア構成によってリミット処理を可能にするディジタル信号処理装置及びディジタル信号処理方法の提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明に係るディジタル信号処理装置は、前記課題を解決するために、直列に接続される複数ｍ個の積分器を備える複数ｍ次のΔΣ変調手段によって１ビット信号出力を導出するディジタル信号処理装置において、前記複数ｍ個の積分器の内の最終の積分器出力を量子化して１ビット信号出力を生成する量子化手段と、前記量子化手段が生成する１ビット信号出力のオーディオ帯域成分のレベルを可変させるために前記１ビット信号出力の内の前記各積分器へのフィードバックループ信号を制御する制御信号を生成する制御手段とを備える。
【００１２】
特に、前記制御手段は、前記複数ｍ次のΔΣ変調装置の入力側の積分器からの積分出力を取り出して前記制御信号を生成する。
【００１３】
本発明に係るディジタル信号処理方法は、前記課題を解決するために、直列に接続される複数ｍ個の積分器を備える複数ｍ次のΔΣ変調装置によって１ビット信号出力を導出するためのディジタル信号処理方法において、前記複数ｍ個の積分器の内の最終の積分器出力を量子化して１ビット信号出力を生成する量子化工程と、前記量子化工程が生成する１ビット信号出力のオーディオ帯域成分のレベルを可変させるために前記１ビット信号出力の内の前記各積分器へのフィードバックループ信号を制御する制御信号を生成する制御工程とを備える。
【００１４】
前記制御工程は、前記複数ｍ次のΔΣ変調装置の入力側の積分器からの積分出力を取り出して前記制御信号を生成する。
【００１５】
このように、本発明に係るディジタル信号処理装置及び方法は、前記課題を解決するために、レベルの大きなオーディオ帯域信号にΔΣ変調を行うディジタル信号処理装置及び方法において、入力側に近いΔΣ変調器の積分器の値を、比較的緩やかな減衰特性のフィルターによってオーディオ帯域の信号を検出する。ここで入力側に近いΔΣ変調器の積分器の値は、その構造により、すでに高域成分が減衰されているため、比較的緩やかな減衰特性のフィルターによってオーディオ帯域の検出が可能である。
【００１６】
一方ΔΣ変調器には、その処理によって生じる遅延時間が存在する。ここでフィルターによる遅延時間をオーディオ帯域信号を検出する積分器から量子化器までの遅延時間と同じにし、オーディオ帯域の検出信号と、量子化器によって得られるΔΣ変調信号のオーディオ帯域成分の位相を一致させる。なおここでフィルタリング処理による遅延時間をΔΣ変調器での遅延時間より短くしてディレーラインによって遅延補正をおこなってもよい。
【００１７】
そして、検出したオーディオ帯域信号が基準となるレベルを超えた時、フィードバック値として、量子化値にこの超えた分の値を加えた値を用いる。これらの処理によって、１ビット信号へのリミット処理が可能となる。
【００１８】
これにより、ΔΣ変調器内の小規模のハードウエア構成によって、ΔΣ変調信号へのリミット処理が可能となり、これらにより前記課題を解決する。
【００１９】
【発明の実施の形態】
以下、本発明に係るディジタル信号処理装置及び方法のいくつかの実施の形態について図面を参照しながら説明する。
【００２０】
先ず、第１の実施の形態について図１〜図４を参照しながら説明する。この第１の実施形態は、図１に示すように、デルタシグマ（ΔΣ）変調処理によりそれぞれ得られた１ビット（ｂｉｔ）信号Ａと、１ビット（ｂｉｔ）信号Ｂとの加算出力を、６次のΔΣ変調器３に供給して、１ビット信号出力を導出するディジタル信号処理装置１である。
【００２１】
加算器２の加算出力は、ΔΣ変調された１ビット信号で表現可能なオーディオ帯域最大レベルを超えることがある。このオーディオ帯域最大レベルを超えた大きなレベルの信号は１ビット信号で表現ができない。
【００２２】
そこで、ディジタル信号処理装置１は、前記加算出力に、再度ΔΣ変調処理を施す際、オーディオ帯域最大レベルを超えた大きなレベルの信号を１ビット信号で表現可能なレベルにする。このとき、ディジタル信号処理装置１は、前記加算出力のオーディオ帯域レベルを、系を不安定にせずリミット処理して１ビット信号を導出する。
【００２３】
このため、ディジタル信号処理装置１は、６次のΔΣ変調器３の６個の積分器内の最終の積分器３０の出力を量子化して１ビット信号出力を生成する量子化器３３と、量子化器３３が生成する１ビット信号出力のオーディオ帯域成分のレベルを可変させるために前記１ビット信号出力の内の各積分器へのフィードバックループ信号を制御する制御信号を生成する制御部４とを備える。
【００２４】
６次のΔΣ変調器３は、第１積分器１０、第２積分器１４、第３積分器１８、第４積分器２２、第５積分器２６、第６積分器３０を有してなる。また、このΔΣ変調器３は、第１積分器１０の積分出力に第１の係数を乗算して減衰させる第１係数乗算器１３と、第２積分器１４の積分出力に第２の係数を乗算して減衰させる第２係数乗算器１７と、第３積分器１８の積分出力に第３の係数を乗算して減衰させる第３係数乗算器２１と、第４積分器２２の積分出力に第４の係数を乗算して減衰させる第４係数乗算器２５と、第５積分器２６の積分出力に第５の係数を乗算して減衰させる第５係数乗算器２９とを備える。また、前記最終の積分器となる第６積分器３０の積分出力を量子化する量子化器３３とを備える。また、６次のΔΣ変調器３は、量子化器３３から各積分器へのフィードバックループ信号に制御部４で生成された制御信号を加算する加算器３４も備える。
【００２５】
第１積分器１０は加算器１１とシフト演算器１２とからなる。第２積分器１４は加算器１５とシフト演算器１６とからなる。第３積分器１８は加算器１９とシフト演算器２０とからなる。第４積分器２２は加算器２３とシフト演算器２４とからなる。第５積分器２６は加算器２７とシフト演算器２８とからなる。第６積分器３０は加算器３１とシフト演算器３２とからなる。
【００２６】
加算器２からの加算出力がΔΣ変調器３に入ると、第１の積分器１０は前記加算出力を加算器１１を介してシフト演算器１２に供給する。シフト演算器１２は、加算器１１からの加算出力をシフトし、加算器１１に戻す。また、加算器１１には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第１積分器１０の積分出力は、第１係数乗算器１３に供給される。第１係数乗算器１１３は、第１積分器１０の積分出力に第１の係数（１／３２）を乗算して減衰させ、第２積分器１４に供給する。
【００２７】
第２の積分器１０は第１係数乗算器１３からの乗算出力を加算器１５を介してシフト演算器１６に供給する。シフト演算器１６は、加算器１５からの加算出力をシフトし、加算器１５に戻す。また、加算器１５には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第２積分器１４の積分出力は、第２係数乗算器１７に供給される。第２係数乗算器１７は、第２積分器１４の積分出力に第２の係数（１／１６）を乗算して減衰させ、第３積分器１８に供給する。
【００２８】
第３の積分器１８は第２係数乗算器１７からの乗算出力を加算器１９を介してシフト演算器２０に供給する。シフト演算器２０は、加算器１９からの加算出力をシフトし、加算器１９に戻す。また、加算器１９には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第３積分器１８の積分出力は、第３係数乗算器２１に供給される。第３係数乗算器２１は、第３積分器１８の積分出力に第３の係数（１／８）を乗算して減衰させ、第４積分器２２に供給する。
【００２９】
第４の積分器２２は第３係数乗算器２１からの乗算出力を加算器２３を介してシフト演算器２４に供給する。シフト演算器２４は、加算器２３からの加算出力をシフトし、加算器２３に戻す。また、加算器２３には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第４積分器２２の積分出力は、第４係数乗算器２５に供給される。第４係数乗算器２５は、第４積分器２２の積分出力に第４の係数（１／４）を乗算して減衰させ、第５積分器２６に供給する。
【００３０】
第５の積分器２６は第４係数乗算器２５からの乗算出力を加算器２７を介してシフト演算器２８に供給する。シフト演算器２８は、加算器２７からの加算出力をシフトし、加算器２７に戻す。また、加算器２７には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第５積分器２６の積分出力は、第６係数乗算器３０に供給される。第５係数乗算器２９は、第５積分器２６の積分出力に第５の係数（１／２）を乗算して減衰させ、第６積分器２６に供給する。
【００３１】
第６の積分器３０は第５係数乗算器２９からの乗算出力を加算器３１を介してシフト演算器３２に供給する。シフト演算器３２は、加算器３１からの加算出力をシフトし、加算器３１に戻す。また、加算器３１には前記加算器３４にて前記制御信号が加算されたフィードバックループ信号も負帰還される。そして、第６積分器３０の積分出力は、量子化器３３に供給される。
【００３２】
量子化器３３は、第６積分器３０の積分出力を量子化して１ビット信号を出力する。この１ビット信号は、加算器３４を介して各積分器にフィードバックループ信号として負帰還される。また、量子化器３３は、１ビット信号出力を６次のΔΣ変調器３の外部に導出する。
【００３３】
制御部４は、１ビット信号出力のオーディオ帯域成分のレベルを可変させるために量子化器３３からのフィードバックループ信号を制御する制御信号を生成する。そこで、制御部４は、６次のΔΣ変調器３の入力側の積分器である第２積分器１４からの積分出力を取り出す。
【００３４】
制御部４は、第２積分器１４から取り出した積分出力のオーディオ帯域の信号を検出する移動平均フィルタ５と、この移動平均フィルタ５が検出したオーディオ帯域信号のオーバーレベル分を検出するオーバーレベル検出器６と、オーバーレベル検出器６にて検出されたオーバーレベル分のレベルを変換するレベル変換器７とを備えてなる。
【００３５】
移動平均フィルタ５は、図２に示すように、シフト演算器５１１〜５１１６を直列に接続し、各シフト演算器５１１〜５１１６のシフト出力を加算器５２にて加算することにより、第２積分器１４からの積分出力からオーディオ帯域の信号を検出する。
【００３６】
第２積分器１４の出力は、ΔΣ変調器の特性によって高域成分が減衰し、オーディオ帯域成分が支配的であるが、わずかながらノイズシェーピングによる高域量子化ノイズ成分を合わせ持っている。このノイズ成分を減衰させるために１６タップ移動平均フィルタ５によって、オーディオ帯域成分を検出する。ここで使用するフィルタは、図２に示す程度のタップ数の移動平均フィルタでよく、また乗算器も必要としない。つまり、小規模なハードで実現することができるフィルタである。
【００３７】
ここでフィルタでの遅延時間を、第２積分器１４から量子化器３３までの遅延時間と一致させる必要がある。この構成では、遅延時間が１６サンプルとなるため、１６タップの移動平均フィルタ５を用いることによって遅延時間を一致させることができる。
【００３８】
オーバーレベル検出器６は、移動平均フィルタ５によって検出されたオーディオ帯域成分の信号を所定の基準レベルＬｒｅｆと比較し、超過分（オーバーレベル）の検出を行う。図３に示すように、移動平均フィルタ５で検出されたオーディオ帯域成分信号と基準レベルＬｒｅｆとを比較器６１にて比較するとともに、それらの差を減算器６２により求める。切り換えスイッチの被選択端子ａは、減算器６２の出力を受ける。また、切り換えスイッチ６３の被選択端子ｂは、接地されている。切り換え片はレベル変換器７に接続されている。したがって、比較器６１での比較結果に基づいて切り換えスイッチ６３の切り換えを制御すれば、減算器６２での減算結果をオーバーレベルとして出力することができる。具体的には、比較器６１により前記オーディオ帯域成分信号が基準レベルＬｒｅｆを超えると判定すれば、超えた分を減算器６２にてオーバーレベル分として検出し、切り換えスイッチ６３を介してレベル変換器７に供給する。
【００３９】
レベル変換器７は、第２積分器１４のオーディオ帯域信号レベルをΔΣ変調器出力のオーディオ帯域信号レベルへと変換するために、１／１６に減衰させる。
【００４０】
したがって、制御部４は、オーディオ帯域成分のオーバーレベル分をレベル変換して加算器３４に供給する。加算器３４は、量子化器３３からの量子化値に前記レベル変換されたオーバーレベル分を加算する。この加算器３４からの加算出力は前記各積分器の入力にフィードバックされる。このようにして、制御部４は、オーディオ帯域成分のレベルを可変させるために量子化器３３からのフィードバックループ信号を制御する制御信号を生成する。この結果、ΔΣ変調器出力のオーディオ帯域信号は、ハードリミット処理された信号となる。
【００４１】
図４には、ディジタル信号処理装置１の動作を説明するためのタイミングチャートを示す。
【００４２】
図４（Ａ）は、第２積分器１４の出力（値）を示している。第２積分器１４の値は、ΔΣ変調器の特性によって高域成分が減衰し、オーディオ帯域成分が支配的である。しかし、わずかながらノイズシェーピングによる高域量子化ノイズ成分を合わせ持っている。この図４（Ａ）では、太い正弦波で表しているが、これは信号波形に高域成分が乗っていることを表現している。
【００４３】
図４（Ｂ）は、移動平均フィルタ５の出力を示している。高域成分が除去されたオーディオ帯域成分が検出されている。
【００４４】
図４（Ｃ）は、オーバーレベル検出器６にて検出されたオーバーレベル成分を示している。図４（Ｂ）における縦軸のレベル中の±８を基準レベルＬｒｅｆとしたことによるオーバーレベル検出信号である。
【００４５】
図４（Ｄ）は、第２積分器１４のオーディオ帯域信号レベルをΔΣ変調器出力のオーディオ帯域信号レベルへと変換するために、オーバーレベル成分を１／１６に減衰させたレベル変換信号である。このレベル変換信号が前記制御部４が生成した制御信号に相当する。
【００４６】
図４（Ｅ）は、量子化器３３からの量子化出力に加算器３４にて前記図４（Ｄ）のレベル変換信号（制御信号）を加算して生成されたフィードバックループ信号である。
【００４７】
図４（Ｆ）は、ΔΣ変調器３の１ビット出力信号のオーディオ帯域成分である。アナログローパスフィルタを通した後の信号波形を示している。ハードリミット処理された信号となっている。
【００４８】
このようにディジタル信号処理装置１は、ΔΣ変調器３の第２積分器１４の積分出力から、量子化器３３までの遅延時間と同じ遅延量の移動平均フィルタ５によってオーディオ帯域信号を検出し、そこでの基準レベルを超えるオーバーレベル成分を検出し、レベル変換した上で、量子化出力信号（フィードバックループ信号）に加算して各積分器の入力に帰還することによって、小規模で簡単なハードウェア構成によって、ΔΣ変調信号へのリミット処理を実現できた。
【００４９】
次に、第２の実施の形態について図５〜図８を参照しながら説明する。この第２の実施形態も、図５に示すように、デルタシグマ（ΔΣ）変調処理によりそれぞれ得られた１ビット（ｂｉｔ）信号Ａと、１ビット（ｂｉｔ）信号Ｂとの加算出力を、６次のΔΣ変調器３に供給し、１ビット信号出力を導出するディジタル信号処理装置７０である。前記第１の実施の形態のディジタル信号処理装置１と同様の構成部には同じ符号を付して説明を省略する。
【００５０】
このディジタル信号処理装置７０は、制御部７１の構成を前記第１の実施の形態とは異ならせている。すなわち、制御部７１は、移動平均フィルタ５と、オーバーレベル検出器６と、レベル変換器７の他、さらにレベル変換器７の後段にリミッター特性変換器７２を有している。
【００５１】
リミッター特性変換器７２は、レベル変換器７にてレベル変換されたオーバーレベル成分にリミッター特性変換を施す。このリミッター特性変換のための変換特性の具体例を図６に示す。横軸が入力（Ｉｎ）、縦軸がリミット出力（Ｏｕｔ）である。入力が０．１２５のときには出力を０．０２０８位に、入力が０．２５のときは出力を０．１２５に、入力が０．３７５のときは出力を０．２５にリミットしている。
【００５２】
図７にはリミッター特性変換器７２によってリミット変換処理された前記制御信号に基づいて生成された前記１ビット信号出力のオーティオ帯域成分信号の波形を示す。この信号波形は、ディジタル信号処理装置７０から導出された１ビット信号出力をアナログＬＰＦに通したものである。
【００５３】
図８には、ディジタル信号処理装置７０の動作を説明するためのタイミングチャートを示す。図８（Ａ）〜図８（Ｄ）は、前記図４（Ａ）〜図４（Ｄ）と同じである。
【００５４】
図８（Ｅ）は、リミッタ特性変換器７２からのリミッター特性変換信号である。図８（Ｄ）のレベル変換信号のピーク付近が鈍った波形となっている。このリミッター特性信号が制御部７１が生成した制御信号に相当する。
【００５５】
図８（Ｆ）は、量子化器３３からの量子化出力に加算器３４にて前記図８（Ｅ）のリミッター特性変換信号（制御信号）を加算して生成されたフィードバックループ信号である。
【００５６】
図８（Ｇ）は、ΔΣ変調器３の１ビット出力信号のオーディオ帯域成分である。前記図７と同様の信号波形である。ソフトリミット処理された信号となっている。
【００５７】
このようにディジタル信号処理装置７０は、ΔΣ変調器３の第２積分器１４の積分出力から、量子化器３３までの遅延時間と同じ遅延量の移動平均フィルタ５によってオーディオ帯域信号を検出し、そこでの基準レベルを超えるオーバーレベル成分を検出し、レベル変換した上で、リミッター特性変換を行い、量子化出力信号に加算して各積分器の入力に帰還することによって、小規模で簡単なハードウェア構成によって、ΔΣ変調信号へのソフトリミット特性を実現することができる。
【００５８】
次に、第３の実施の形態について図９を参照しながら説明する。この第３の実施形態も、図９に示すように、デルタシグマ（ΔΣ）変調処理によりそれぞれ得られた１ビット（ｂｉｔ）信号Ａと、１ビット（ｂｉｔ）信号Ｂとの加算出力を、６次のΔΣ変調器８１に供給し、１ビット信号出力を導出するディジタル信号処理装置８０である。このディジタル信号処理装置８０は、６次のΔΣ変調器８１の内部構成の一部と、制御部８３の内部構成の一部を前記第１の実施の形態と異ならせている。前記第１の実施の形態のディジタル信号処理装置１と同様の構成箇所には同じ符号を付して説明を省略する。
【００５９】
６次のΔΣ変調器８１は、第１の実施の形態で用いていた加算器３４に変えて乗算器８４を備える。この乗算器８４は、量子化器３３から各積分器の入力に帰還される１ビット信号（量子化出力）に制御部８３で生成された制御信号を乗算する。
【００６０】
制御部８３は、移動平均フィルタ５の後段にエンベロープピーク検出器８４と、オーバーレベル比検出器８５を備えている。そして、オーバーレベル比検出器８５が検出したオーバーレベル比を制御信号として乗算器８２に供給する。乗算器８２は、量子化器３３からの量子化出力にこの値を乗算する。
【００６１】
エンベロープピーク検出器８４は、移動平均フィルタ５が検出したオーディオ帯域信号よりエンベロープのピークレベルを長い時定数で検出する。オーバーレベル比検出器８５は、エンベロープピーク検出器８４が検出したピーク値が基準値を超えたときの割合又は比率を算出し、オーバーレベル比とする。例えば、図４（Ｂ）の移動平均フィルタ出力におけるピーク値を±９．６と検出したとき、基準レベルＬｒｅｆ±８に対するオーバーレベル比は１．２となる。この１．２を前記制御信号として乗算器８２に供給する。すると、乗算器８２は、量子化器３３からの量子化出力に前記オーバーレベル比１．２を乗算する。これによってオートゲインコントロール（ＡＧＣ）を実現することができる。
【００６２】
このようにディジタル信号処理装置８０は、ΔΣ変調器８１の第２積分器１４の積分出力から、量子化器３３までの遅延時間と同じ遅延量の移動平均フィルタ５によってオーディオ帯域信号を検出し、そこでの基準レベルを超えるオーバーレベル比を検出し、量子化出力信号に乗算してＡＧＣを行い、各積分器の入力に帰還することによって、小規模で簡単なハードウェア構成によって、ΔΣ変調信号へのリミット特性を実現することができる。
【００６３】
なお、前記第１〜第３の実施の形態では、６次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出する場合について示したが、他の組み合わせでも移動平均フィルタでの処理時間とΔΣ変調器内での遅延時間を一致させることができればこれらに限定されるものではない。
【００６４】
例えば、５次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出し、前記第１〜第３の実施の形態にて行ったように各種リミット処理を行って良い。この場合、移動平均フィルタは８タップのものとなる。
【００６５】
また、４次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出してもよい。この場合、移動平均フィルタは４タップのものとなる。もし、第１積分器からオーディ帯域成分を検出するのであれば、移動平均フィルタは８タップのものとなる。
【００６６】
また、３次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出してもよい。この場合、移動平均フィルタは２タップのものとなる。
【００６７】
また、７次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出してもよい。この場合、移動平均フィルタは３２タップのものとなる。また、７次のΔΣ変調器を用い、１６タップの移動平均フィルタにより第３積分器からオーディオ帯域成分を検出してもよい。
【００６８】
さらに、８次のΔΣ変調器を用い、第２積分器からオーディオ帯域成分を検出してもよい。この場合、移動平均フィルタは６４タップのものとなる。また、７次のΔΣ変調器を用い、３２タップの移動平均フィルタにより第３積分器からオーディオ帯域成分を検出してもよい。もちろん、１６タップの移動平均フィルタにより第４積分器からオーディオ帯域成分を検出してもよい。
【００６９】
これらの例で移動平均フィルタを用いてオーディオ帯域成分を検出した後の前記制御信号の生成は第１〜第３実施例にて説明した方法による。
【００７０】
また、オーディオ帯域成分のレベルが大きくなる例として、前記第１〜第３実施の形態では、２系統の１ｂｉｔ信号を加算（ミックス）する場合を示したが、３、４、５、６チャンネル等多チャンネルのミックスや、フェードイン、フェードアウト、クロスフェード等のレベルコントロールなど、もとの１ビット信号のレベルを超えてしまうようなその他さまざまな場合に対して同様に処理することが出来る。
【００７１】
【発明の効果】
本発明に係るディジタル信号処理装置及びディジタル信号処理方法は、ΔΣ変調器の入力側の積分器から、量子化器までの遅延時間と同じ遅延量を有する例えば移動平均フィルタのようなフィルタ手段によってオーディオ帯域信号を検出し、そこでの基準レベルを超える超過分に基づいて制御信号を生成し、その制御信号を量子化出力信号に加算又は乗算して各積分器にフィードバックループ信号として帰還することによって、簡単な構成によって、ΔΣ変調信号へのリミット処理を実現可能とした。
【図面の簡単な説明】
【図１】第１の実施の形態の構成を示すブロック図である。
【図２】移動平均フィルタの回路図である。
【図３】オーバーレベル検出器の回路図である。
【図４】第１の実施の形態の動作を説明するためのタイミングチャートである。
【図５】第２の実施の形態の構成を示すブロック図である。
【図６】リミッター特性変換器の変換特性図である。
【図７】第２の実施の形態の出力信号のオーディオ帯域成分の波形図である。
【図８】第２の実施の形態の動作を説明するためのタイミングチャートである。
【図９】第３の実施の形態の構成を示すブロック図である。
【図１０】従来のディジタル信号処理装置の構成を示すブロック図である。
【符号の説明】
１ ディジタル信号処理装置、３ ６次のΔΣ変調器、４ 制御部、５ 移動平均フィルタ、６ オーバーレベル検出器、７ レベル変換器、１４ 第２積分器、３３ 量子化器、３４ 加算器
Claims (20)
- 直列に接続される複数ｍ個の積分器を備える複数ｍ次のΔΣ変調手段によって１ビット信号出力を導出するディジタル信号処理装置において、前記複数ｍ個の積分器の内の最終の積分器出力を量子化して１ビット信号出力を生成する量子化手段と、
前記量子化手段が生成する１ビット信号出力のオーディオ帯域成分のレベルを可変させるために前記１ビット信号出力の内の前記各積分器へのフィードバックループ信号を制御する制御信号を生成する制御手段と
を備えることを特徴とするディジタル信号処理装置。 - 前記制御手段は、前記複数ｍ次のΔΣ変調装置の入力側の積分器からの積分出力を取り出して前記制御信号を生成することを特徴とする請求項１記載のディジタル信号処理装置。
- 前記制御手段は、前記積分出力を取り出してから制御信号を生成するまでの遅延時間を、前記積分出力を取り出した入力側の積分器から前記量子化手段までの処理に必要とされる遅延時間と一致させることを特徴とする請求項２記載のディジタル信号処理装置。
- 前記制御手段は、前記複数ｍ次のΔΣ変調装置の入力側の積分器からの積分出力を取り出してオーディオ帯域の信号を検出するフィルタ手段と、前記フィルタ手段が検出したオーディオ帯域信号が基準レベルを超えたときのオーバーレベル分を検出するオーバーレベル検出手段とを備えてなり、前記オーバーレベル分に基づいて前記フィードバックループ信号を制御する制御信号を生成することを特徴とする請求項１記載のディジタル信号処理装置。
- 前記制御手段が生成した制御信号は、前記フィードバックループ信号に加算されることを特徴とする請求項４記載のディジタル信号処理装置。
- 前記制御手段は、前記フィルタ手段が前記オーディオ帯域の信号を検出するための遅延時間を、前記積分出力を取り出した入力側の積分器から前記量子化手段までの処理に必要とされる遅延時間と一致させることを特徴とする請求項４記載のディジタル信号処理装置。
- 前記制御手段は、前記オーバーレベル検出手段が検出したオーバーレベル分にリミッター特性変換を施すリミッター特性変換手段をさらに備え、このリミッター特性変換手段からのリミッタ特性変換出力値に基づいて前記制御信号を生成することを特徴とする請求項４記載のディジタル信号処理装置。
- 前記制御手段が生成した制御信号は、前記フィードバックループ信号に加算されることを特徴とする請求項７記載のディジタル信号処理装置。
- 前記制御手段は、前記複数ｍ次のΔΣ変調装置の入力側の積分器からの積分出力を取り出してオーディオ帯域の信号を検出するフィルタ手段と、前記フィルタ手段が検出したオーディオ帯域信号よりエンベロープのピークレベルを検出するエンベロープピーク検出手段と、前記エンベロープピーク検出手段が検出したピーク値が基準レベルを超えたときの割合を算出し、算出した割合を上記制御信号として生成することを特徴とする請求項１記載のディジタル信号処理装置。
- 前記制御手段が生成した制御信号は、前記フィードバックループ信号に乗算されることを特徴とする請求項９記載のディジタル信号処理装置。
- 直列に接続される複数ｍ個の積分器を備える複数ｍ次のΔΣ変調装置によって１ビット信号出力を導出するためのディジタル信号処理方法において、
前記複数ｍ個の積分器の内の最終の積分器出力を量子化して１ビット信号出力を生成する量子化工程と、
前記量子化工程が生成する１ビット信号出力のオーディオ帯域成分のレベルを可変させるために前記１ビット信号出力の内の前記各積分器へのフィードバックループ信号を制御する制御信号を生成する制御工程と
を備えることを特徴とするディジタル信号処理方法。 - 前記制御工程は、前記複数ｍ次のΔΣ変調装置の入力側の積分器からの積分出力を取り出して前記制御信号を生成することを特徴とする請求項１１記載のディジタル信号処理方法。
- 前記制御工程は、前記積分出力を取り出してから制御信号を生成するまでの遅延時間を、前記積分出力を取り出した入力側の積分器から前記量子化工程までの処理に必要とされる遅延時間と一致させることを特徴とする請求項１２記載のディジタル信号処理方法。
- 前記制御工程は、前記複数ｍ次のΔΣ変調装置の入力側の積分器からの積分出力を取り出してオーディオ帯域の信号を検出するフィルタリング工程と、前記フィルタリング工程が検出したオーディオ帯域信号が基準レベルを超えたときのオーバーレベル分を検出するオーバーレベル検出工程とを備えてなり、前記オーバーレベル分に基づいて前記フィードバックループ信号を制御する制御信号を生成することを特徴とする請求項１１記載のディジタル信号処理方法。
- 前記制御工程が生成した制御信号は、前記フィードバックループ信号に加算されることを特徴とする請求項１４記載のディジタル信号処理方法。
- 前記制御工程は、前記フィルタ工程が前記オーディオ帯域の信号を検出するための遅延時間を、前記積分出力を取り出した入力側の積分器から前記量子化工程までの処理に必要とされる遅延時間と一致させることを特徴とする請求項１４記載のディジタル信号処理方法。
- 前記制御工程は、前記オーバーレベル検出工程が検出したオーバーレベル分にリミッター特性変換を施すリミッター特性変換工程をさらに備え、このリミッター特性変換工程からのリミッタ特性変換出力値に基づいて前記制御信号を生成することを特徴とする請求項１１記載のディジタル信号処理方法。
- 前記制御工程が生成した制御信号は、前記フィードバックループ信号に加算されることを特徴とする請求項１７記載のディジタル信号処理方法。
- 前記制御工程は、前記複数ｍ次のΔΣ変調装置の入力側の積分器からの積分出力を取り出してオーディオ帯域の信号を検出するフィルタ工程と、前記フィルタ工程が検出したオーディオ帯域信号よりエンベロープのピークレベルを検出するエンベロープピーク検出工程と、前記エンベロープピーク検出工程が検出したピーク値が基準レベルを超えたときの割合を算出し、算出した割合に基づいて上記制御信号を生成することを特徴とする請求項１１記載のディジタル信号処理方法。
- 前記制御工程が生成した制御信号は、前記フィードバックループ信号に乗算されることを特徴とする請求項１９記載のディジタル信号処理方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233575A JP3858785B2 (ja) | 2002-08-09 | 2002-08-09 | ディジタル信号処理装置及びディジタル信号処理方法 |
| GB0407616A GB2396264B (en) | 2002-08-09 | 2003-07-29 | Digital signal processing device and digital signal processing method |
| CNB038012634A CN100380814C (zh) | 2002-08-09 | 2003-07-29 | 数字信号处理装置和数字信号处理方法 |
| KR1020047004244A KR20050025295A (ko) | 2002-08-09 | 2003-07-29 | 디지털신호처리장치 및 디지털신호처리방법 |
| PCT/JP2003/009614 WO2004015872A1 (ja) | 2002-08-09 | 2003-07-29 | ディジタル信号処理装置及びディジタル信号処理方法 |
| US10/489,947 US7068196B2 (en) | 2002-08-09 | 2003-07-29 | Digital signal processing device and digital signal processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233575A JP3858785B2 (ja) | 2002-08-09 | 2002-08-09 | ディジタル信号処理装置及びディジタル信号処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004080076A true JP2004080076A (ja) | 2004-03-11 |
| JP3858785B2 JP3858785B2 (ja) | 2006-12-20 |
Family
ID=31711867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002233575A Expired - Fee Related JP3858785B2 (ja) | 2002-08-09 | 2002-08-09 | ディジタル信号処理装置及びディジタル信号処理方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7068196B2 (ja) |
| JP (1) | JP3858785B2 (ja) |
| KR (1) | KR20050025295A (ja) |
| CN (1) | CN100380814C (ja) |
| GB (1) | GB2396264B (ja) |
| WO (1) | WO2004015872A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009524086A (ja) * | 2006-01-17 | 2009-06-25 | ディー２オーディオ コーポレイション | ノイズシェーパの出力中の過渡的応答を制御するシステムと方法 |
| JP2009303009A (ja) * | 2008-06-16 | 2009-12-24 | Korg Inc | ピークレベル検出装置 |
| JPWO2008044725A1 (ja) * | 2006-10-13 | 2010-02-18 | パナソニック株式会社 | Δς型変調器を搭載する半導体装置及び半導体システム |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2409118B (en) * | 2003-11-10 | 2006-09-13 | Global Silicon Ltd | A sigma-delta modulator |
| GB0611639D0 (en) | 2006-06-12 | 2006-07-19 | Global Silicon Ltd | A sigma-delta modulator |
| US7576672B2 (en) * | 2007-07-18 | 2009-08-18 | Qualcomm Incorporated | Adaptive Dynamic Range Control |
| JP2015099964A (ja) * | 2013-11-18 | 2015-05-28 | ソニー株式会社 | 信号処理装置、信号処理方法及びコンピュータプログラム |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0396018A (ja) * | 1989-09-08 | 1991-04-22 | Hitachi Ltd | オーバサンプリング方式ディジタル／アナログ変換器及びオーバサンプリング方式アナログ／ディジタル変換器 |
| JPH08139607A (ja) * | 1994-11-14 | 1996-05-31 | Sanyo Electric Co Ltd | デルタシグマ変調器のａｌｃ回路 |
| JPH08274646A (ja) | 1995-03-31 | 1996-10-18 | Sony Corp | ディジタル信号処理方法及び装置 |
| JP3318823B2 (ja) * | 1995-12-27 | 2002-08-26 | ソニー株式会社 | ディジタル信号処理装置及び方法 |
| US5793316A (en) * | 1995-12-27 | 1998-08-11 | Sony Corporation | Digital signal processing method and apparatus |
| JP3593805B2 (ja) * | 1996-07-26 | 2004-11-24 | ソニー株式会社 | 特殊効果処理装置 |
| JP3807036B2 (ja) * | 1997-07-17 | 2006-08-09 | ソニー株式会社 | ディジタルデータ処理装置及び方法 |
| US6600789B1 (en) * | 1997-10-09 | 2003-07-29 | Atmel Corporation | Signal processing method and device |
| JPH11177358A (ja) * | 1997-12-11 | 1999-07-02 | Matsushita Electric Ind Co Ltd | Ａｇｃ回路 |
| JP2004503167A (ja) * | 2000-07-07 | 2004-01-29 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 調整可能なフィードバック要素 |
-
2002
- 2002-08-09 JP JP2002233575A patent/JP3858785B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-29 US US10/489,947 patent/US7068196B2/en not_active Expired - Fee Related
- 2003-07-29 CN CNB038012634A patent/CN100380814C/zh not_active Expired - Fee Related
- 2003-07-29 GB GB0407616A patent/GB2396264B/en not_active Expired - Fee Related
- 2003-07-29 KR KR1020047004244A patent/KR20050025295A/ko not_active Application Discontinuation
- 2003-07-29 WO PCT/JP2003/009614 patent/WO2004015872A1/ja active Application Filing
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009524086A (ja) * | 2006-01-17 | 2009-06-25 | ディー２オーディオ コーポレイション | ノイズシェーパの出力中の過渡的応答を制御するシステムと方法 |
| JPWO2008044725A1 (ja) * | 2006-10-13 | 2010-02-18 | パナソニック株式会社 | Δς型変調器を搭載する半導体装置及び半導体システム |
| JP4680295B2 (ja) * | 2006-10-13 | 2011-05-11 | パナソニック株式会社 | Δς型変調器を搭載する半導体装置及び半導体システム |
| JP2009303009A (ja) * | 2008-06-16 | 2009-12-24 | Korg Inc | ピークレベル検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3858785B2 (ja) | 2006-12-20 |
| US20040239538A1 (en) | 2004-12-02 |
| GB0407616D0 (en) | 2004-05-05 |
| GB2396264B (en) | 2005-12-14 |
| GB2396264A (en) | 2004-06-16 |
| US7068196B2 (en) | 2006-06-27 |
| WO2004015872A1 (ja) | 2004-02-19 |
| CN1568574A (zh) | 2005-01-19 |
| CN100380814C (zh) | 2008-04-09 |
| KR20050025295A (ko) | 2005-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050530 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060613 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060814 |
|
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