JPS6161514A - デイジタルフイルタ回路 - Google Patents
デイジタルフイルタ回路Info
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- JPS6161514A JPS6161514A JP18402484A JP18402484A JPS6161514A JP S6161514 A JPS6161514 A JP S6161514A JP 18402484 A JP18402484 A JP 18402484A JP 18402484 A JP18402484 A JP 18402484A JP S6161514 A JPS6161514 A JP S6161514A
- Authority
- JP
- Japan
- Prior art keywords
- digital filter
- filter circuit
- equation
- recursive digital
- signal sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明にディジタル信号処理に用いられるディジタルフ
ィルタ回路に関し、特に再帰形ディジタルフィルタ回路
に関するものでろる。
ィルタ回路に関し、特に再帰形ディジタルフィルタ回路
に関するものでろる。
従来例の構成とその問題点
ディジタル信号処理に用いられるディジタルフィルタ回
路に大別して非再帰形ディジタルフィルタ回路と再帰形
ディジタルフィルタ回路に分類できる。前者は入力信号
系列およびそれをある時間遅延させた入力信号系列に定
数との乗算を施し、それらを入力とすることにより出力
信号系列を得ておυ、後者に先のそれぞれの入力に加え
て出力信号系列をある時間遅延させ、それらに定数との
乗算を施した信号系列を入力に帰還させることによシ出
力信号系列を得ている。一般に非再帰形ディジタルフィ
ルタ回路に安定でめり直線位相特性に理想的でるるが、
急峻な周波数特性を得ようとする場合回路構成が複雑と
なる。これに比して再帰形ディジタルフィルタ回路に安
定性を考慮しなければならないが、簡単な構成で急峻な
周波数特性が得られるという特徴がある。
路に大別して非再帰形ディジタルフィルタ回路と再帰形
ディジタルフィルタ回路に分類できる。前者は入力信号
系列およびそれをある時間遅延させた入力信号系列に定
数との乗算を施し、それらを入力とすることにより出力
信号系列を得ておυ、後者に先のそれぞれの入力に加え
て出力信号系列をある時間遅延させ、それらに定数との
乗算を施した信号系列を入力に帰還させることによシ出
力信号系列を得ている。一般に非再帰形ディジタルフィ
ルタ回路に安定でめり直線位相特性に理想的でるるが、
急峻な周波数特性を得ようとする場合回路構成が複雑と
なる。これに比して再帰形ディジタルフィルタ回路に安
定性を考慮しなければならないが、簡単な構成で急峻な
周波数特性が得られるという特徴がある。
ディジタルフィルタ回路ａ次のような方程式を用いて表
現できる。入力信号系列を（ｘｎ）、出力信号系列を（
’／ｎ ）とすると非再帰形ディジタルフィルタ回路に
、 ｙｎ＝ ’ Ｏ”ｎ ＋ａｊ”ｎ−１”２Ｊｃｎ −２
＋・””” Ｎ”ｎ −Ｎ ”’・・・・・・（１） であり再帰形ディジタルフィルタ回路にｙｎ＝ａＯＪ−
ｎ＋ａ１ ”ｎ−１＋ａ２ｘｎ−２＋°””’ ＋２Ｌ
ｄｘｎ −ｄ”・・””Ｎ”ｎ−Ｎ＋ｂ１ｙｎ−１＋ｂ
２’ｎ−２”””・ｂｎｙｎ−Ｎ＋・・・・・・
・・・・・（２）となる。ここで＆。ｌ
Ｊ ＋ ’２１・・川・＆、・・・・・・ＡＮ・・・
。
現できる。入力信号系列を（ｘｎ）、出力信号系列を（
’／ｎ ）とすると非再帰形ディジタルフィルタ回路に
、 ｙｎ＝ ’ Ｏ”ｎ ＋ａｊ”ｎ−１”２Ｊｃｎ −２
＋・””” Ｎ”ｎ −Ｎ ”’・・・・・・（１） であり再帰形ディジタルフィルタ回路にｙｎ＝ａＯＪ−
ｎ＋ａ１ ”ｎ−１＋ａ２ｘｎ−２＋°””’ ＋２Ｌ
ｄｘｎ −ｄ”・・””Ｎ”ｎ−Ｎ＋ｂ１ｙｎ−１＋ｂ
２’ｎ−２”””・ｂｎｙｎ−Ｎ＋・・・・・・
・・・・・（２）となる。ここで＆。ｌ
Ｊ ＋ ’２１・・川・＆、・・・・・・ＡＮ・・・
。
ｂｌ、ｂ２．・・・・・・ｂＮ・・・・・・ にそれぞ
れ定数でるり、この定数によシディジタルフィルタ回路
の特性が決まる。
れ定数でるり、この定数によシディジタルフィルタ回路
の特性が決まる。
（２）式において
とした場合（２）式に
ｙ ＝ｘ ＋Ｋｙｎ−８・・・・・（３）ｎ−ｄ
となる。差分方程式（３）式を満足するような再帰形デ
ィジタルフィルタ回路にこの種のフィルり回路の内でも
従来よりよく用いられており基本的なものの１つである
。
ィジタルフィルタ回路にこの種のフィルり回路の内でも
従来よりよく用いられており基本的なものの１つである
。
以下図面を参照しながら、差分方程式（３）式を満足す
るような従来の再帰形ディジタルフィルタ回路について
説明する。（３）式を満足するような再帰形ディジタル
フィルタ回路の伝達特性Ｗ（Ｚ）ｉ、２変換の手法を用
いて求めると− Ｗ （Ｚ）＝ Ｚ ／（１−ＫＺ ） ・−
−−−−（４）となる。ここでｄ＝ｏとおくと（４）式
にＷ（Ｚ）＝１／（１−ＫＺ ） ・、・（５
）でめる。（４）式においてｚＨ遅れ要素として寄与し
ており、この要素がるるため入力に対して出力応答がｄ
サンプル時間遅れることを意味している。
るような従来の再帰形ディジタルフィルタ回路について
説明する。（３）式を満足するような再帰形ディジタル
フィルタ回路の伝達特性Ｗ（Ｚ）ｉ、２変換の手法を用
いて求めると− Ｗ （Ｚ）＝ Ｚ ／（１−ＫＺ ） ・−
−−−−（４）となる。ここでｄ＝ｏとおくと（４）式
にＷ（Ｚ）＝１／（１−ＫＺ ） ・、・（５
）でめる。（４）式においてｚＨ遅れ要素として寄与し
ており、この要素がるるため入力に対して出力応答がｄ
サンプル時間遅れることを意味している。
しかしながら、このような遅れ要素にフィルタ回路の周
波数特性、過渡応答波形等にに影響がないため無視する
ことが多い。たとえば（５）式による回路を構成する場
合でも、演算素子に演算による遅れ時間をもっているた
め、（４）式でのＺ のような遅れ要素を含む場合が普
通であり、このような遅れ要素に意識しない場合が多い
。このような理由より、以下上記２ のような遅れ要素
が伝達特性に含まれていても上記２ のような遅れ要素
がないものと等価とする。すなわち（＋５）式による特
性と（４）式による特性に等価である、とする。
波数特性、過渡応答波形等にに影響がないため無視する
ことが多い。たとえば（５）式による回路を構成する場
合でも、演算素子に演算による遅れ時間をもっているた
め、（４）式でのＺ のような遅れ要素を含む場合が普
通であり、このような遅れ要素に意識しない場合が多い
。このような理由より、以下上記２ のような遅れ要素
が伝達特性に含まれていても上記２ のような遅れ要素
がないものと等価とする。すなわち（＋５）式による特
性と（４）式による特性に等価である、とする。
第１図ニ（＠式を実現するために構成した従来の再帰形
ディジタルフィルタ回路を示すブロック図である。１０
１ｉ人力信号系列（工。）を入力する入力端子、１０２
ｉ出力信号系列（、！／ｎ ）を得る出力端子、１０３
ｉＮサンプル時間信号系列を遅延させる遅延素子、１０
４に乗数Ｋ（ＩＫＩＳｌ）なる乗算器、１０５ｉ加算器
でめる。
ディジタルフィルタ回路を示すブロック図である。１０
１ｉ人力信号系列（工。）を入力する入力端子、１０２
ｉ出力信号系列（、！／ｎ ）を得る出力端子、１０３
ｉＮサンプル時間信号系列を遅延させる遅延素子、１０
４に乗数Ｋ（ＩＫＩＳｌ）なる乗算器、１０５ｉ加算器
でめる。
第２図ａ非再帰形ディジタルフィルタ回路の代表的な従
来例である。ここでこの非再帰形ディジタルフィルタ回
路に方程式 ％式％） で表現され、伝達特性Ｕ（Ｚ）に Ｕ（Ｚ）＝１＋ＫＺ−ゞ ・・・・・・（７）
である。２０１に入力信号系列（！ｎ）を入力する入力
端子、２０２に出力信号系列（、Ｖｎ ）を得る出力端
子、２０３［Ｎサンプル時間信号系列を遅延きせる遅延
素子、２０４ａ乗数Ｋｆｉる乗算器、２０５に加算器で
ある。
来例である。ここでこの非再帰形ディジタルフィルタ回
路に方程式 ％式％） で表現され、伝達特性Ｕ（Ｚ）に Ｕ（Ｚ）＝１＋ＫＺ−ゞ ・・・・・・（７）
である。２０１に入力信号系列（！ｎ）を入力する入力
端子、２０２に出力信号系列（、Ｖｎ ）を得る出力端
子、２０３［Ｎサンプル時間信号系列を遅延きせる遅延
素子、２０４ａ乗数Ｋｆｉる乗算器、２０５に加算器で
ある。
以上、従来の第１図のように構成された再帰形ディジタ
ルフィルタ回路と、第２図のように構成された非再帰形
ディジタルフィルタ回路とを比較しながらこれらの動作
について説明する。第１図に示す再帰形ディジタルフィ
ルタ回路において、入力信号系列（ｘｎ ）１２入力端
子１０１に入力され、加算器１０５の一方の入力に入る
。加算器１０５のもう一方の入力にに、出力信号系列（
ｙｎ）が遅延素子１０３によＪＮサンプル時間遅れ泗ら
に乗算器１０４によってに倍された信号系列（Ｋｙ、、
）が入り、両者の加算値が出力信号系列（ｙ ）として
出力端子１０２に出力てれる。
ルフィルタ回路と、第２図のように構成された非再帰形
ディジタルフィルタ回路とを比較しながらこれらの動作
について説明する。第１図に示す再帰形ディジタルフィ
ルタ回路において、入力信号系列（ｘｎ ）１２入力端
子１０１に入力され、加算器１０５の一方の入力に入る
。加算器１０５のもう一方の入力にに、出力信号系列（
ｙｎ）が遅延素子１０３によＪＮサンプル時間遅れ泗ら
に乗算器１０４によってに倍された信号系列（Ｋｙ、、
）が入り、両者の加算値が出力信号系列（ｙ ）として
出力端子１０２に出力てれる。
すなわち第１図の構成に（３）式においてａ＝Ｏの場合
を回路として実現したものである。第２図に示す非再帰
形ディジタルフィルタ回路においてに、入力信号系列（
ｘｎ ）ｉ入力端子２０１に入力され、加算器２０５の
一方の入力に入る。加算器２０５のもう一方の入力にに
、入力信号系列（Ｘ。）が遅延素子２０３によりＮサン
プル時間遅れざらに乗算器２０４によってに倍された信
号系列（ＫＪｃ、、）が入り、両者の加算値が出力信号
系列（、！／ｎ ）として出力端子２０２に出力される
。
を回路として実現したものである。第２図に示す非再帰
形ディジタルフィルタ回路においてに、入力信号系列（
ｘｎ ）ｉ入力端子２０１に入力され、加算器２０５の
一方の入力に入る。加算器２０５のもう一方の入力にに
、入力信号系列（Ｘ。）が遅延素子２０３によりＮサン
プル時間遅れざらに乗算器２０４によってに倍された信
号系列（ＫＪｃ、、）が入り、両者の加算値が出力信号
系列（、！／ｎ ）として出力端子２０２に出力される
。
すなわち第２図の構成に（６）式を回路として実現した
ものでろる〇 ところで、第１図、第２図に示すような回路を実際にハ
ードウェアで構成する場合、乗算器１０４゜２０４およ
び加算器１０５，２０５において演算時間が生じるため
、処理速度が速くなるに従いこの演算による遅れ時間が
無視できなくなる。特に演算による遅れ時間がエサンプ
ル時間を越えるような場合にに、この演算による遅れ時
間を考慮しなければならない。
ものでろる〇 ところで、第１図、第２図に示すような回路を実際にハ
ードウェアで構成する場合、乗算器１０４゜２０４およ
び加算器１０５，２０５において演算時間が生じるため
、処理速度が速くなるに従いこの演算による遅れ時間が
無視できなくなる。特に演算による遅れ時間がエサンプ
ル時間を越えるような場合にに、この演算による遅れ時
間を考慮しなければならない。
第３図（ａ）、（ｂ）ニ第２図の構成において乗算器２
０４および加算器２０５の演算による遅れ時間を考慮し
た、従来の非再帰形ディジタルフィルタ回路のブロック
図でるる。ここでに乗算器２０４、加算器２０６に演算
による遅れ時間にないものとしており、それぞれ演算に
よる遅れ時間に遅延素子２０７，２０８で置き替えて表
現しているＱ遅延素子２０７の遅延時間に、乗算器２０
４の演算による遅れ時間＝ｊ・（ｊ≧０）サンプル時間
、遅延素子２０８の遅延時間に、加算器２０６の演算に
よる遅れ時間＝ ｋ（ｋ ）Ｑ ）サンプル時間だけ遅
延する。遅延素子２０６，２０９［（７）式による伝達
特性と等価な特性を得るためにそれぞれｉ（工≧０）お
よびＩｃ１１≧０）サンプル時間遅延する遅延素子でる
る。第３図（ＩＬ）の構成における伝達特性Ｕ’（Ｚ）
を求めると Ｕ’（Ｚ）＝ Ｚ （１＋ＫＺ”＋ｊ）） 、、、
、・（８）でめる。ここで遅延素子２ｏθの遅延時間ｉ
サンプル時間を １＝Ｎ−ｊ ・・・・・・（
９）と選ぶことにより（８）式に Ｕ’ （Ｚ） ＝ Ｚ （１＋Ｋ Ｚ ） −
・−・・（１０）となる。（９）式において１＝≧０よ
りＮ遍ｊでなければならない。しかし乗算器２０４の演
算速度が遅いとＮ＜ｊとなる場合もあり得る。第３図（
ｂ）の構成ｉＮ＜ｊの場合を示している。第３図（ｂ）
の構成における伝達特性Ｕ＊（Ｚ ）を求めるとＵ＊（
ｚ） ＝ Ｚ−ｋ（Ｚ−’＋ Ｋ Ｚ−’ ） −・
・−（１１）である。ここで遅延素子２０９の遅延時間
ｅサンプル時間を ６＝ｊ −Ｎ ・・・・・・（
１２）と選ぶことにより（１１）式に ♂（Ｚ）＝Ｚ （１−）−ＫＺ ）・・・（１
３）Ｎ−ｊ−に となる。（７）式と、（８）ｓ （１３）式を比較する
と、（８）。
０４および加算器２０５の演算による遅れ時間を考慮し
た、従来の非再帰形ディジタルフィルタ回路のブロック
図でるる。ここでに乗算器２０４、加算器２０６に演算
による遅れ時間にないものとしており、それぞれ演算に
よる遅れ時間に遅延素子２０７，２０８で置き替えて表
現しているＱ遅延素子２０７の遅延時間に、乗算器２０
４の演算による遅れ時間＝ｊ・（ｊ≧０）サンプル時間
、遅延素子２０８の遅延時間に、加算器２０６の演算に
よる遅れ時間＝ ｋ（ｋ ）Ｑ ）サンプル時間だけ遅
延する。遅延素子２０６，２０９［（７）式による伝達
特性と等価な特性を得るためにそれぞれｉ（工≧０）お
よびＩｃ１１≧０）サンプル時間遅延する遅延素子でる
る。第３図（ＩＬ）の構成における伝達特性Ｕ’（Ｚ）
を求めると Ｕ’（Ｚ）＝ Ｚ （１＋ＫＺ”＋ｊ）） 、、、
、・（８）でめる。ここで遅延素子２ｏθの遅延時間ｉ
サンプル時間を １＝Ｎ−ｊ ・・・・・・（
９）と選ぶことにより（８）式に Ｕ’ （Ｚ） ＝ Ｚ （１＋Ｋ Ｚ ） −
・−・・（１０）となる。（９）式において１＝≧０よ
りＮ遍ｊでなければならない。しかし乗算器２０４の演
算速度が遅いとＮ＜ｊとなる場合もあり得る。第３図（
ｂ）の構成ｉＮ＜ｊの場合を示している。第３図（ｂ）
の構成における伝達特性Ｕ＊（Ｚ ）を求めるとＵ＊（
ｚ） ＝ Ｚ−ｋ（Ｚ−’＋ Ｋ Ｚ−’ ） −・
・−（１１）である。ここで遅延素子２０９の遅延時間
ｅサンプル時間を ６＝ｊ −Ｎ ・・・・・・（
１２）と選ぶことにより（１１）式に ♂（Ｚ）＝Ｚ （１−）−ＫＺ ）・・・（１
３）Ｎ−ｊ−に となる。（７）式と、（８）ｓ （１３）式を比較する
と、（８）。
−ｊ−ｋ
（１３）式にけ）式に２ およびＺ を乗算してＮ
−Ｊ−に いるところが異なる。Ｚ および２ げ（８）。
−Ｊ−に いるところが異なる。Ｚ および２ げ（８）。
（１３）式において遅れ要素として寄与しており、前述
したようにこのような遅れ要素に応答時間が遅れるのみ
で、他の特性にに影響しない。これより第２図の構成と
第３図（ａ）、 （ｂ）の構成は等価でろる。このよう
に非再帰形ディジタルフィルタ回路でげ、乗算器、加算
器での演算による遅れ時間が生じても以上のような方法
で補償が可能である。
したようにこのような遅れ要素に応答時間が遅れるのみ
で、他の特性にに影響しない。これより第２図の構成と
第３図（ａ）、 （ｂ）の構成は等価でろる。このよう
に非再帰形ディジタルフィルタ回路でげ、乗算器、加算
器での演算による遅れ時間が生じても以上のような方法
で補償が可能である。
第４図に、上記非再帰形ディジタルフィルタ回路の場合
と同様に、第１図の構成に対し乗算器１０４、および加
算器１０５の演算による遅れ時間を考慮した場合のブロ
ック図でるる。ここでも乗算器１０４、加算器１０６に
演算による遅れ時間にないものとしており、それぞれ演
算による遅れ時間に遅延素子１０了、１０８で置き替え
て表現している。遅延素子１０７の遅延時間に、乗算器
１０４の演算による遅れ時間＝ｊ（ｊ≧０）サンプル時
間、遅延素子１０８の遅延時間ぼ、加算器１０６の演算
による遅れ時間＝ｋ（ｋ≧０）サンプル時間だけ遅延す
る。遅延素子１０６ｉ第１図の構成と等価な特性を得る
ために１（ｉ≧Ｏ）サンプル時間遅延する遅延素子でろ
る。第４図の構成における伝達特性ｗ’（ｚ）を求める
とＷ’ （Ｚ） ＝ Ｚ ／ （１−Ｋ Ｚ−（＋＋
Ｊ＋ｋ））・・・・・・（１４） でめる。ここで遅延素子１０６の遅延時間１サンプル時
間を 工＝４−ｊ−ｋ ・・・・・・（１５
）と選ぶことにより（１４）式に Ｗ’（Ｚ） ＝ Ｚ ／（１−ＫＺ ） ・・
・・・・（１６）となる。（１６）式においてＺｉ遅れ
要素であるためこの要素に無視し、また（１５）式にお
いテｉ）ＱよりＮ≧ｊ＋にの場合にｉ、 （１ｅ）
式と（４）式に等価である。ここでＮ＜ｊ ＋にの場
合を考えると、再帰形ディジタルフィルタ回路でに帰還
ループとなっているため第３図（ｂ）の構成による非再
帰形ディジタルフィルタ回路のような補償ができない。
と同様に、第１図の構成に対し乗算器１０４、および加
算器１０５の演算による遅れ時間を考慮した場合のブロ
ック図でるる。ここでも乗算器１０４、加算器１０６に
演算による遅れ時間にないものとしており、それぞれ演
算による遅れ時間に遅延素子１０了、１０８で置き替え
て表現している。遅延素子１０７の遅延時間に、乗算器
１０４の演算による遅れ時間＝ｊ（ｊ≧０）サンプル時
間、遅延素子１０８の遅延時間ぼ、加算器１０６の演算
による遅れ時間＝ｋ（ｋ≧０）サンプル時間だけ遅延す
る。遅延素子１０６ｉ第１図の構成と等価な特性を得る
ために１（ｉ≧Ｏ）サンプル時間遅延する遅延素子でろ
る。第４図の構成における伝達特性ｗ’（ｚ）を求める
とＷ’ （Ｚ） ＝ Ｚ ／ （１−Ｋ Ｚ−（＋＋
Ｊ＋ｋ））・・・・・・（１４） でめる。ここで遅延素子１０６の遅延時間１サンプル時
間を 工＝４−ｊ−ｋ ・・・・・・（１５
）と選ぶことにより（１４）式に Ｗ’（Ｚ） ＝ Ｚ ／（１−ＫＺ ） ・・
・・・・（１６）となる。（１６）式においてＺｉ遅れ
要素であるためこの要素に無視し、また（１５）式にお
いテｉ）ＱよりＮ≧ｊ＋にの場合にｉ、 （１ｅ）
式と（４）式に等価である。ここでＮ＜ｊ ＋にの場
合を考えると、再帰形ディジタルフィルタ回路でに帰還
ループとなっているため第３図（ｂ）の構成による非再
帰形ディジタルフィルタ回路のような補償ができない。
よって第１図の構成による再帰形ディジタルフィルタ回
路でに、乗算器１０４と加算器１０６の演算による遅れ
時間が所望の遅延時間（ここでｄＮサンプル時間）を越
えるような場合にｉ、（３）式を満足することが不可能
となる。逆に言えば、（３）式を満足するために従来の
再帰形ディジタルフィルタ回路で構成するにａ１乗算器
と加算器の演算による遅れ時間［Ｎサンプル時間内とし
なければならない。一般に乗算器に加算器に比べて素子
数］ が多く、そのため演算速度が遅くかつ
高価でるる。
路でに、乗算器１０４と加算器１０６の演算による遅れ
時間が所望の遅延時間（ここでｄＮサンプル時間）を越
えるような場合にｉ、（３）式を満足することが不可能
となる。逆に言えば、（３）式を満足するために従来の
再帰形ディジタルフィルタ回路で構成するにａ１乗算器
と加算器の演算による遅れ時間［Ｎサンプル時間内とし
なければならない。一般に乗算器に加算器に比べて素子
数］ が多く、そのため演算速度が遅くかつ
高価でるる。
このため演算速度を上げようとすると高価な乗算器が必
要となり、回路のコストが上がるという欠点がある。
要となり、回路のコストが上がるという欠点がある。
以上、第１図の構成による再帰形ディジタルフィルタ回
路に回路構成が簡単なわ）に急峻な周波数特性が得られ
るなどの利点を有しているが、上記のような欠点のため
、高速処理を行う場合にに高価な乗算器、加算器が必要
となる欠点があり、また従来の非再帰形ディジタルフィ
ルタ回路を用いて、第１図の構成による再帰形ディジタ
ルフィルタ回路と同等な特性を得ようとすると回路規模
が非常に増すという欠点がめった。
路に回路構成が簡単なわ）に急峻な周波数特性が得られ
るなどの利点を有しているが、上記のような欠点のため
、高速処理を行う場合にに高価な乗算器、加算器が必要
となる欠点があり、また従来の非再帰形ディジタルフィ
ルタ回路を用いて、第１図の構成による再帰形ディジタ
ルフィルタ回路と同等な特性を得ようとすると回路規模
が非常に増すという欠点がめった。
発明の目的
本発明の目的に差分方程式（３）式を満足するようなデ
ィジタルフィルタ回路を構成する場合、従来の再帰形デ
ィジタルフィルタ回路において有していた帰還ループ内
の乗算器および加算器での演算による遅れ時間に所望の
時間（（３）式においてＨＮサンプル時間）内でなけれ
ばならないという制限をなくすることを可能としたディ
ジタルフィルタ回路を提供することでるる。
ィジタルフィルタ回路を構成する場合、従来の再帰形デ
ィジタルフィルタ回路において有していた帰還ループ内
の乗算器および加算器での演算による遅れ時間に所望の
時間（（３）式においてＨＮサンプル時間）内でなけれ
ばならないという制限をなくすることを可能としたディ
ジタルフィルタ回路を提供することでるる。
発明の構成
本発明のディジタルフィルタ回路に、入力信号系列（、
ｘｎ）かな差分方程式 ％式％（１７） Ｋｉ絶対値が１以下の実数 ｄに０以上の整数 Ｈに１以上の整数で Ｎ）ｄ を満足する手段として、入力信号系列（Ｊ：ｎ）を入力
し、出力信号系列（Ｕｎ ）を得るとき、差分方程式 ｄｌに０以上の整数 ｍＨ１以上の整数 を満足する非再帰形ディジタルフィルタ回路と、入力信
号系列（Ｕｎ ）を入力し、出力信号系列（ｙｎ ）を
得るとき、差分方程式 ％式％（１９） ｄ２に０以上の整数で ｄ＝；＝ｄ、＋ｄ２を満足する
再帰形ディジタルフィルタ回路とを有し、上記非再帰形
ディジタフィルタ回路と上記再帰形ディジタルフィルタ
回路とを縦続接続するように構成したものであり、これ
により差分方程式１式％ を満足する出力信号系列（ｙｎ ）を得ることが可能と
なるものである。
ｘｎ）かな差分方程式 ％式％（１７） Ｋｉ絶対値が１以下の実数 ｄに０以上の整数 Ｈに１以上の整数で Ｎ）ｄ を満足する手段として、入力信号系列（Ｊ：ｎ）を入力
し、出力信号系列（Ｕｎ ）を得るとき、差分方程式 ｄｌに０以上の整数 ｍＨ１以上の整数 を満足する非再帰形ディジタルフィルタ回路と、入力信
号系列（Ｕｎ ）を入力し、出力信号系列（ｙｎ ）を
得るとき、差分方程式 ％式％（１９） ｄ２に０以上の整数で ｄ＝；＝ｄ、＋ｄ２を満足する
再帰形ディジタルフィルタ回路とを有し、上記非再帰形
ディジタフィルタ回路と上記再帰形ディジタルフィルタ
回路とを縦続接続するように構成したものであり、これ
により差分方程式１式％ を満足する出力信号系列（ｙｎ ）を得ることが可能と
なるものである。
実施例の説明
まず本発明の原理に以下の通りでろる。（１８）式によ
る伝達特性Ｕ（Ｚ）に ・・・・べ２０） である。（２０）、 （２１）式によるディジタルフィ
ルタ回路を縦続接続することによる総合伝達特性Ｗ（Ｚ
）を求めると、 ｗ（ｚ）＝ Ｕ（Ｚ）、Ｖ（Ｚ） 、−Ｎ２ｍ （１−（ＫＺ ） ） となる。すなわち（２２）式での本発明におけるディジ
タルフィルタ回路における総合伝達特性Ｗ■）は（４）
式での従来の再帰形ディジタル回路における伝達特性Ｗ
字）と等しい。これよりＣ２０）式。
る伝達特性Ｕ（Ｚ）に ・・・・べ２０） である。（２０）、 （２１）式によるディジタルフィ
ルタ回路を縦続接続することによる総合伝達特性Ｗ（Ｚ
）を求めると、 ｗ（ｚ）＝ Ｕ（Ｚ）、Ｖ（Ｚ） 、−Ｎ２ｍ （１−（ＫＺ ） ） となる。すなわち（２２）式での本発明におけるディジ
タルフィルタ回路における総合伝達特性Ｗ■）は（４）
式での従来の再帰形ディジタル回路における伝達特性Ｗ
字）と等しい。これよりＣ２０）式。
（２１）式でのｍを１以上の任意の整数とすることによ
り、従来の再帰形ディジタルフィルタ回路のように帰還
ループ内の遅れ時間の制約なしに差分方程式（１７）式
を満足するようなディジタルフィルタ回路を得ることが
可能となる。
り、従来の再帰形ディジタルフィルタ回路のように帰還
ループ内の遅れ時間の制約なしに差分方程式（１７）式
を満足するようなディジタルフィルタ回路を得ることが
可能となる。
以下本発明の一実施例について、図面を参照しながら説
明する。第６図は本発明の一実施例の構成を示すブロッ
ク図である。５０１は入力信号系列［Ｘｎ）を入力する
入力端子、６０２は出力信号系列（ｙｎ ）を出力する
出力端子、６０は（１８）式を実現するための非再帰形
ディジタルフィルタ回路、５１は（１９）式を実現する
ための再帰形ディジタルフィルタ回路、５０９は５ｏと
６１を縦続接続するだめの接続線である。５０３，５０
８５０６は加算器、５０４．５０７はそれぞれ遅延
′時間がＮ、２Ｎサンプル時間の遅延素子である。
明する。第６図は本発明の一実施例の構成を示すブロッ
ク図である。５０１は入力信号系列［Ｘｎ）を入力する
入力端子、６０２は出力信号系列（ｙｎ ）を出力する
出力端子、６０は（１８）式を実現するための非再帰形
ディジタルフィルタ回路、５１は（１９）式を実現する
ための再帰形ディジタルフィルタ回路、５０９は５ｏと
６１を縦続接続するだめの接続線である。５０３，５０
８５０６は加算器、５０４．５０７はそれぞれ遅延
′時間がＮ、２Ｎサンプル時間の遅延素子である。
本実施例では（１Ｂ）、（１９）式においてｍ＝１の場
合を挙げているが、ｍは１以上の任意の整数でよく、ｍ
を大きくすることにより６０に相当する部分の構成は多
段となるが、６１に相当する再帰形ディジタルフィルタ
回路での帰還ループの遅れ時間は遅くなり演算速度に対
する要求は緩くなる。
合を挙げているが、ｍは１以上の任意の整数でよく、ｍ
を大きくすることにより６０に相当する部分の構成は多
段となるが、６１に相当する再帰形ディジタルフィルタ
回路での帰還ループの遅れ時間は遅くなり演算速度に対
する要求は緩くなる。
（２０）ｌ （２’ ）式においてｍ＝１とするとｄ
Ｕり）＝Ｚ ’（１＋ＫＺ ） ・・・・・
・（２０）’−ｄ ｚ −２１１ Ｖ（Ｚ）＝ Ｚ ２（，１−Ｋ Ｚ ） 町−
（２１）’となり総合伝達特性Ｗ（４）は Ｗ（Ｚ）＝Ｚ ”１＋ｄ２）（１＋ＫＺ ）／（１−
Ｋ Ｚ ）ｄ ＝ Ｚ ／（１−ＫＺ ） ・・・−（
２２）’となり、（４）式での従来の再帰形ディジタル
フィルタ回路と等しく、明らかに差分方程式（３）式を
満足している。６ｏは（２０）’ 式を回路構成したも
の、６１は（２１）’式を回路構成したものである。遅
延素子６０７の遅延は２Ｎサンプル時間であり、従来の
再帰形ディジタルフィルタ回路に比べて２倍となってい
る。これより第５図の構成は、従来の再帰形ディジタル
フィルタ回路に比べて演算による遅れ時間に対する余裕
が２倍になったことを意味する。
・（２０）’−ｄ ｚ −２１１ Ｖ（Ｚ）＝ Ｚ ２（，１−Ｋ Ｚ ） 町−
（２１）’となり総合伝達特性Ｗ（４）は Ｗ（Ｚ）＝Ｚ ”１＋ｄ２）（１＋ＫＺ ）／（１−
Ｋ Ｚ ）ｄ ＝ Ｚ ／（１−ＫＺ ） ・・・−（
２２）’となり、（４）式での従来の再帰形ディジタル
フィルタ回路と等しく、明らかに差分方程式（３）式を
満足している。６ｏは（２０）’ 式を回路構成したも
の、６１は（２１）’式を回路構成したものである。遅
延素子６０７の遅延は２Ｎサンプル時間であり、従来の
再帰形ディジタルフィルタ回路に比べて２倍となってい
る。これより第５図の構成は、従来の再帰形ディジタル
フィルタ回路に比べて演算による遅れ時間に対する余裕
が２倍になったことを意味する。
発明の効果
以上の説明から明らかなように本発明は、入力信号系列
（Ｘｎ ）から差分方程式 ７式％） Ｋは絶対値が１以下の実数 ｄは０以上の整数 Ｎは１以上の整数でＮ＞ｄ を満足する手段として、入力信号系列（Ｘｎ）を入力し
、出力信号系列［Ｕｎ ］を得るとき、差分方程式 ｄ、は０以上の整数 ｍは１以上の整数 を満足する非再帰形ディジタルフィルタ回路と、入力信
号系列［ｖｎ ］を入力し、出力信号系列０’ｎ ｌを
得るとき、差分方程式 ％式％ ｄ２は０以上の整数でｄ＝ｄ 、＋ｄ ２を満足する再
帰形ディジタルフィルタ回路とを有し、上記非再帰形デ
ィジタルフィルタ回路と上記再帰形ディジタルフィルタ
回路とを縦続接続するように構成したものであり、これ
により従来の再帰形ディジタルフィルタ回路のように乗
算器、加算器の演算による遅れ時間を問題とすることな
く所望の特性を得ることが可能となるという優れた効果
が得られる。
（Ｘｎ ）から差分方程式 ７式％） Ｋは絶対値が１以下の実数 ｄは０以上の整数 Ｎは１以上の整数でＮ＞ｄ を満足する手段として、入力信号系列（Ｘｎ）を入力し
、出力信号系列［Ｕｎ ］を得るとき、差分方程式 ｄ、は０以上の整数 ｍは１以上の整数 を満足する非再帰形ディジタルフィルタ回路と、入力信
号系列［ｖｎ ］を入力し、出力信号系列０’ｎ ｌを
得るとき、差分方程式 ％式％ ｄ２は０以上の整数でｄ＝ｄ 、＋ｄ ２を満足する再
帰形ディジタルフィルタ回路とを有し、上記非再帰形デ
ィジタルフィルタ回路と上記再帰形ディジタルフィルタ
回路とを縦続接続するように構成したものであり、これ
により従来の再帰形ディジタルフィルタ回路のように乗
算器、加算器の演算による遅れ時間を問題とすることな
く所望の特性を得ることが可能となるという優れた効果
が得られる。
第１図は従来の一般的な再帰形ディジタルフィルタのブ
ロック図、第２図は従来の一般的な非再帰形ディジタル
フィルタのブロック図、第３図は第２図の構成において
乗算器、及び加算器の遅延時間を考慮した非再帰形ディ
ジタルフィルタのブロック図、第４図は第１図の構成に
おいて乗算器及び加算器の遅延時間を考慮した再帰形デ
ィジタルフィルタのブロック図、第６図は本発明の一実
施例によるディジタルフィルタ回路のブロック図である
。 ５０３．６０８・・・・・・乗算器、６０Ｓ 、５０６
・・・・・・加算器、５０４．５０７・・・・・・遅延
素子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 （ａＪ 第４図 ５ρ ５／ ６ρ？Ｌ
Ｊ
ロック図、第２図は従来の一般的な非再帰形ディジタル
フィルタのブロック図、第３図は第２図の構成において
乗算器、及び加算器の遅延時間を考慮した非再帰形ディ
ジタルフィルタのブロック図、第４図は第１図の構成に
おいて乗算器及び加算器の遅延時間を考慮した再帰形デ
ィジタルフィルタのブロック図、第６図は本発明の一実
施例によるディジタルフィルタ回路のブロック図である
。 ５０３．６０８・・・・・・乗算器、６０Ｓ 、５０６
・・・・・・加算器、５０４．５０７・・・・・・遅延
素子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 （ａＪ 第４図 ５ρ ５／ ６ρ？Ｌ
Ｊ
Claims (1)
- 【特許請求の範囲】 入力信号系列｛ｘ＿ｎ｝に対して、 Σ＾２＾＾ｍ＾−＾１＿ｒ＿＝＿０Ｋ＾ｒ・ｘ＿ｎ＿−
＿ｄ＿＿１＿−＿ｒ＿・＿Ｎ｜Ｋ｜≦１を出力する第１
のディジタルフィルタ回路と、入力信号系列｛ｘ＿ｎ｝
に対して、出力信号系列｛ｙ＿ｎ｝が差分方程式 ｙ＿ｎ＝ｘ＿ｎ＿−＿ｄ＿＿２＋Ｋ＾２＾ｍｙ＿ｎ＿−
＿（２＾ｍ）＿・＿Ｎを満足する第２のディジタルフィ
ルタ回路とを、縦続接続したことを特徴とするディジタ
ルフィルタ回路。 （但し、ｍは正整数、ｄ＿１、ｄ＿２はそれぞれ０以上
の整数、Ｎは正整数｜Ｋ｜≦１とする。）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18402484A JPS6161514A (ja) | 1984-09-03 | 1984-09-03 | デイジタルフイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18402484A JPS6161514A (ja) | 1984-09-03 | 1984-09-03 | デイジタルフイルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161514A true JPS6161514A (ja) | 1986-03-29 |
Family
ID=16146008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18402484A Pending JPS6161514A (ja) | 1984-09-03 | 1984-09-03 | デイジタルフイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161514A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895124A (ja) * | 1981-11-30 | 1983-06-06 | Matsushita Electric Ind Co Ltd | センサを備えた自動加熱装置 |
| JPS62264712A (ja) * | 1986-05-12 | 1987-11-17 | Matsushita Electric Ind Co Ltd | デイジタルフイルタ |
| JPS63126311A (ja) * | 1986-11-17 | 1988-05-30 | Matsushita Electric Ind Co Ltd | 音質調整装置 |
| JPS63126310A (ja) * | 1986-11-17 | 1988-05-30 | Matsushita Electric Ind Co Ltd | 音質調整装置 |
| US5360965A (en) * | 1992-03-13 | 1994-11-01 | Kabushiki Kaisha Toshiba | Microwave oven with automatic cooking mode selecting function |
-
1984
- 1984-09-03 JP JP18402484A patent/JPS6161514A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895124A (ja) * | 1981-11-30 | 1983-06-06 | Matsushita Electric Ind Co Ltd | センサを備えた自動加熱装置 |
| JPS6347968B2 (ja) * | 1981-11-30 | 1988-09-27 | Matsushita Electric Ind Co Ltd | |
| JPS62264712A (ja) * | 1986-05-12 | 1987-11-17 | Matsushita Electric Ind Co Ltd | デイジタルフイルタ |
| JPS63126311A (ja) * | 1986-11-17 | 1988-05-30 | Matsushita Electric Ind Co Ltd | 音質調整装置 |
| JPS63126310A (ja) * | 1986-11-17 | 1988-05-30 | Matsushita Electric Ind Co Ltd | 音質調整装置 |
| US5360965A (en) * | 1992-03-13 | 1994-11-01 | Kabushiki Kaisha Toshiba | Microwave oven with automatic cooking mode selecting function |
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