JPH0365813A - 信号処理集積回路 - Google Patents
信号処理集積回路Info
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- JPH0365813A JPH0365813A JP1202634A JP20263489A JPH0365813A JP H0365813 A JPH0365813 A JP H0365813A JP 1202634 A JP1202634 A JP 1202634A JP 20263489 A JP20263489 A JP 20263489A JP H0365813 A JPH0365813 A JP H0365813A
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- 238000005070 sampling Methods 0.000 description 7
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- 108010076504 Protein Sorting Signals Proteins 0.000 description 3
- 101100075512 Oryza sativa subsp. japonica LSI2 gene Proteins 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は特に畳み込み演算回路を構成する場合に用い
て好適な信号処理集積回路に関する。
て好適な信号処理集積回路に関する。
「従来の技術」
デジタルオーディオ機器等において、音響信号に対し、
イコライザ処理、あるいは残響効果処理等の各種フィル
タ演算を行う場合、畳み込み演算回路がよく使用される
。第３図は畳み込み段数がＮ（Ｎは整数）段の畳み込み
演算回路の基本構成を示すブロック図である。この畳み
込み演算回路へは、サンプリング周期τ毎にデジタル信
号が入力され、カスケード接続された遅延回路り、〜Ｄ
Ｎｌによって順次遅延される。これらの各遅延回路り
、〜ＤＮ−１は、各々所定のビット幅のレジスタによっ
て構成されており、各レジスタに対し上記サンプリング
周期τ毎にクロックパルスか供給される。従って、サン
プル信号Ｘｎが遅延回路り、に入力される時点において
は、遅延回路り、からはサンプル信号Ｘｎよりも時間τ
だけ以前のサンプル信号Ｘｎ−＋が出力され、遅延回路
Ｄ！からはサンプル信号Ｘｎよりも時間２τだけ以前の
サンプル信号Ｘ ｎ−＊が出力され、・・・、遅延回路
ＤＮからはサンプル信号Ｘｎよりも時間（Ｎ−１）τだ
け以前のサンプル信号Ｘ ｎ−Ｎ ＋ １が出力される
。
イコライザ処理、あるいは残響効果処理等の各種フィル
タ演算を行う場合、畳み込み演算回路がよく使用される
。第３図は畳み込み段数がＮ（Ｎは整数）段の畳み込み
演算回路の基本構成を示すブロック図である。この畳み
込み演算回路へは、サンプリング周期τ毎にデジタル信
号が入力され、カスケード接続された遅延回路り、〜Ｄ
Ｎｌによって順次遅延される。これらの各遅延回路り
、〜ＤＮ−１は、各々所定のビット幅のレジスタによっ
て構成されており、各レジスタに対し上記サンプリング
周期τ毎にクロックパルスか供給される。従って、サン
プル信号Ｘｎが遅延回路り、に入力される時点において
は、遅延回路り、からはサンプル信号Ｘｎよりも時間τ
だけ以前のサンプル信号Ｘｎ−＋が出力され、遅延回路
Ｄ！からはサンプル信号Ｘｎよりも時間２τだけ以前の
サンプル信号Ｘ ｎ−＊が出力され、・・・、遅延回路
ＤＮからはサンプル信号Ｘｎよりも時間（Ｎ−１）τだ
け以前のサンプル信号Ｘ ｎ−Ｎ ＋ １が出力される
。
そして、入力サンプル信号Ｘｎおよび各遅延回路Ｄ１〜
ＤＮ□から出力されるサンプル信号Ｘｎ−，〜Ｘｎ−１
４や、に対し、乗算器Ｍ０〜ＭＮ−，によって、各々対
応する乗算係数００〜ＣＮ −１が乗算され、各乗算結
果が加算器Ａによって加算される。このようにして、こ
の畳み込み演算回路では、下記式（１）に示す畳み込み
演算が行われ、演算結果を示す出力デジタルＹｎが加算
器Ａから出力される。
ＤＮ□から出力されるサンプル信号Ｘｎ−，〜Ｘｎ−１
４や、に対し、乗算器Ｍ０〜ＭＮ−，によって、各々対
応する乗算係数００〜ＣＮ −１が乗算され、各乗算結
果が加算器Ａによって加算される。このようにして、こ
の畳み込み演算回路では、下記式（１）に示す畳み込み
演算が行われ、演算結果を示す出力デジタルＹｎが加算
器Ａから出力される。
さて、畳み込み段数Ｎの大きい畳み込み演算回路をＬＳ
Ｉ（大規模集積回路）によって実現しようとする場合、
必然的に素子数が大きくなり、１個のＬＳＩによる実現
が困難となる。そこで、時間軸上において、畳み込み演
算を行う区間を分割し、分割された各区間の畳み込み演
算を行う信号処理ＬＳＩを各々作成し、各信号処理ＬＳ
Ｉをカスケード障続することにより、畳み込み段数の大
きな演算回路を構成するという方法が採られる。第４図
は、畳み込み段数がＭ（Ｍは整数）段の信号処理ＬＳＩ
ｌｌ−１３を用いて畳み込み段数３Ｍの畳み込み演算回
路を構成する場合の例を示したものである。なお、同図
において、前述の第３図と対応する部分には同一の符号
が付しである。
Ｉ（大規模集積回路）によって実現しようとする場合、
必然的に素子数が大きくなり、１個のＬＳＩによる実現
が困難となる。そこで、時間軸上において、畳み込み演
算を行う区間を分割し、分割された各区間の畳み込み演
算を行う信号処理ＬＳＩを各々作成し、各信号処理ＬＳ
Ｉをカスケード障続することにより、畳み込み段数の大
きな演算回路を構成するという方法が採られる。第４図
は、畳み込み段数がＭ（Ｍは整数）段の信号処理ＬＳＩ
ｌｌ−１３を用いて畳み込み段数３Ｍの畳み込み演算回
路を構成する場合の例を示したものである。なお、同図
において、前述の第３図と対応する部分には同一の符号
が付しである。
畳み込み演算を行・５入力信号列は、順次、信号処理Ｌ
Ｓｒｌｌの入力信号ボートＤＩに入力される。入力信号
ボートＤＩに入力された信号は、遅延回路Ｄｏを介して
ｌサンプリング周期でだけ遅延され、上述の第３図と同
様な構成の遅延回路ＤＯ−ＤＭ−１＋乗算器Ｍ。−Ｍ
Ｍ−１および加算器Ａ １１からなる畳み込み演算回路
に入力される。
Ｓｒｌｌの入力信号ボートＤＩに入力される。入力信号
ボートＤＩに入力された信号は、遅延回路Ｄｏを介して
ｌサンプリング周期でだけ遅延され、上述の第３図と同
様な構成の遅延回路ＤＯ−ＤＭ−１＋乗算器Ｍ。−Ｍ
Ｍ−１および加算器Ａ １１からなる畳み込み演算回路
に入力される。
ここで、遅延回路り。は、入力信号ボートＤＩを介して
サンプリング信号が人力される時のインタフェースに要
する遅延を表している。また、遅延回路Ｄ Ｊ ｏ＋、
Ｄ Ｊ ｏｔ、Ｄ Ｋｏ＋、Ｄ Ｋｏｚも、同様に、こ
の信号処理ＬＳＩＩＩに外部から信号が入力される時、
あるいは外部に信号が出力される時の信。
サンプリング信号が人力される時のインタフェースに要
する遅延を表している。また、遅延回路Ｄ Ｊ ｏ＋、
Ｄ Ｊ ｏｔ、Ｄ Ｋｏ＋、Ｄ Ｋｏｚも、同様に、こ
の信号処理ＬＳＩＩＩに外部から信号が入力される時、
あるいは外部に信号が出力される時の信。
号の遅延を表している。
加算器Ａ１．には乗算器Ｍ。−ＭＭ−、から出力される
各係数乗算結果が入力される他、演算結果入力ボートＳ
ｌにおける入力信号（信号処理ＬＳｌｌｌの場合は「Ｏ
Ｊ）が遅延回路ＤＫ＋、、を介しｌサンプリング周期τ
だけ遅延されて入力される。そして、加算器Ａ、の出力
信号が、遅延回路Ｄ Ｋ ｏ ｔによって！サンプリン
グ周期τだけ遅延されて演算結果出力ボートＳＯから出
力され、信号処理ＬＳＩＩＩにおける畳み込み演算結果
として、次段の信号処理ＬＳ［１２の演算結果人力ボー
トＳｔに入力される。なお、演算結果入力ボートＳＩに
人力された信号はさらに遅延回路ＤＫ、によってτだけ
遅延される。一方、遅延回路り。
各係数乗算結果が入力される他、演算結果入力ボートＳ
ｌにおける入力信号（信号処理ＬＳｌｌｌの場合は「Ｏ
Ｊ）が遅延回路ＤＫ＋、、を介しｌサンプリング周期τ
だけ遅延されて入力される。そして、加算器Ａ、の出力
信号が、遅延回路Ｄ Ｋ ｏ ｔによって！サンプリン
グ周期τだけ遅延されて演算結果出力ボートＳＯから出
力され、信号処理ＬＳＩＩＩにおける畳み込み演算結果
として、次段の信号処理ＬＳ［１２の演算結果人力ボー
トＳｔに入力される。なお、演算結果入力ボートＳＩに
人力された信号はさらに遅延回路ＤＫ、によってτだけ
遅延される。一方、遅延回路り。
の出力信号は、遅延回路ＤＪｏ＋およびＤＪｏｔを介し
２τだけ遅延されて遅延信号出力ボートＤＯから出力さ
れ、次段の信号処理ＬＳ１１２の入力信号ボートＳｌに
入力される。この信号処理ＬＳｌｌｌでは、上述したよ
うに、遅延回路ＤＪｏ、およびＤＪｏｔの遅延時間の和
と、遅延回路ＤＫＯ，およびＤ Ｋ ｏ ｔの遅縛時間
の和は等しくなっている。このようにすることで、信号
処理ＬＳＩ１１から次段の信号処理ＬＳＩ１２に供給さ
れる遅延されたサンプル信号の位相と、畳み込み演算結
果の位相との同期が保たれる。
２τだけ遅延されて遅延信号出力ボートＤＯから出力さ
れ、次段の信号処理ＬＳ１１２の入力信号ボートＳｌに
入力される。この信号処理ＬＳｌｌｌでは、上述したよ
うに、遅延回路ＤＪｏ、およびＤＪｏｔの遅延時間の和
と、遅延回路ＤＫＯ，およびＤ Ｋ ｏ ｔの遅縛時間
の和は等しくなっている。このようにすることで、信号
処理ＬＳＩ１１から次段の信号処理ＬＳＩ１２に供給さ
れる遅延されたサンプル信号の位相と、畳み込み演算結
果の位相との同期が保たれる。
信号処理ＬＳＩＩＩの後段に接続される信号処理Ｌ Ｓ
Ｉ １２は、信号処理ＬＳＩＩＩと同様な構成となっ
ている。ただし、信号処理ＬＳＩ１２の場合は遅延され
た各サンプリング信号に乗じる乗算係数がＣＭ ＝ Ｃ
ｔ Ｍ −１となっている。そして、信号処理ＬＳＩ＋
２においては、入力信号ボートＳＩに入力される信号処
理ＬＳＩＩＩからの遅延知力に対し、上述と同様に、遅
延回路り、−Ｄ、Ｍによる遅延処理および乗算器ＭＭ−
Ｍ、Ｍ□による係数乗算処理が行われ、各係数乗算結果
と、演算結果入力ボートＳｔおよび遅延回路ＤＫ、、を
介して入力される信号処理ＬＳＩ１１における畳み込み
演算結果とが、加算器Ａ ｒ ｔによって加算され、加
算結果が尋延回路Ｄ Ｋ ＋ ｔを介し演算結果出力ボ
ートＳＯから出力され、信号処理ＬＳＩ１１および１２
における畳み込み演算結果として、次段の信号処理ＬＳ
１１３の演算結果人力ポートｓＩに入力される。また゛
、遅延回路Ｄｔｙ−＋の出力信号も上述と同様に遅延回
路Ｄ Ｊ ＋ ＋およびＤＪ＋ｔを介し遅延信号出力ボ
ートＤＯから出力され、次段の信号処理ＬＳ１１３の入
力信号ボートＳｌに入力される。なお、信号処理ＬＳ１
１３も同様のｔｌ威となっている。
Ｉ １２は、信号処理ＬＳＩＩＩと同様な構成となっ
ている。ただし、信号処理ＬＳＩ１２の場合は遅延され
た各サンプリング信号に乗じる乗算係数がＣＭ ＝ Ｃ
ｔ Ｍ −１となっている。そして、信号処理ＬＳＩ＋
２においては、入力信号ボートＳＩに入力される信号処
理ＬＳＩＩＩからの遅延知力に対し、上述と同様に、遅
延回路り、−Ｄ、Ｍによる遅延処理および乗算器ＭＭ−
Ｍ、Ｍ□による係数乗算処理が行われ、各係数乗算結果
と、演算結果入力ボートＳｔおよび遅延回路ＤＫ、、を
介して入力される信号処理ＬＳＩ１１における畳み込み
演算結果とが、加算器Ａ ｒ ｔによって加算され、加
算結果が尋延回路Ｄ Ｋ ＋ ｔを介し演算結果出力ボ
ートＳＯから出力され、信号処理ＬＳＩ１１および１２
における畳み込み演算結果として、次段の信号処理ＬＳ
１１３の演算結果人力ポートｓＩに入力される。また゛
、遅延回路Ｄｔｙ−＋の出力信号も上述と同様に遅延回
路Ｄ Ｊ ＋ ＋およびＤＪ＋ｔを介し遅延信号出力ボ
ートＤＯから出力され、次段の信号処理ＬＳ１１３の入
力信号ボートＳｌに入力される。なお、信号処理ＬＳ１
１３も同様のｔｌ威となっている。
以下、第５図に示すタイムチャートを参照し、この演算
回路の動作を説明する。ある時刻ｔ。において、第１段
目の信号処理ＬＳＩＩＩの入力信号ボートＤＩ（節点Ｎ
。）にサンプル信号Ｘｎが与えられたとする。信号処理
ＬＳ Ｉ １１の入力信号ボー）ＤＩから遅延信号ボー
トＤｏ（節点Ｎ、）に至るまでの間にはＭ＋２個の遅延
回路が介挿されているので、時刻ｔ。における節点Ｎ１
のサンプル信号はサンプル信号Ｘｎよりも（Ｍ＋２）τ
だけ以前のサンプル信号Ｘ ｎ−Ｍ−ｔとなる。同様に
第２段目の信号処理ＬＳＩ１２および第３段目の信号処
理ＬＳ１１３についても、入力信号ボートＤＩと遅延出
力ボートＤＯとの間の遅延回路段数はＭ＋２段であるの
で、節点Ｎ、のサンプル信号はＸ ｎ−２Ｍ −４、節
点Ｎ、のサンプル信号はＸ ｎ−３ｙ−ｅとなる。
回路の動作を説明する。ある時刻ｔ。において、第１段
目の信号処理ＬＳＩＩＩの入力信号ボートＤＩ（節点Ｎ
。）にサンプル信号Ｘｎが与えられたとする。信号処理
ＬＳ Ｉ １１の入力信号ボー）ＤＩから遅延信号ボー
トＤｏ（節点Ｎ、）に至るまでの間にはＭ＋２個の遅延
回路が介挿されているので、時刻ｔ。における節点Ｎ１
のサンプル信号はサンプル信号Ｘｎよりも（Ｍ＋２）τ
だけ以前のサンプル信号Ｘ ｎ−Ｍ−ｔとなる。同様に
第２段目の信号処理ＬＳＩ１２および第３段目の信号処
理ＬＳ１１３についても、入力信号ボートＤＩと遅延出
力ボートＤＯとの間の遅延回路段数はＭ＋２段であるの
で、節点Ｎ、のサンプル信号はＸ ｎ−２Ｍ −４、節
点Ｎ、のサンプル信号はＸ ｎ−３ｙ−ｅとなる。
時刻ｔ。において、遅延回路り。−Ｄｌ、４−、から、
サンプル信号Ｘｎ−，〜Ｘｎ−１，４が各々出力され、
加算器Ａ、によってこれらの総和が演算される。従って
、時刻ｔ。における節点Ｎ＋ａの信号値は、となる。こ
こで、加算器Ａ ｚと加算器ＡＨとの間には遅延回路が
２段介挿されているので、時刻り。
サンプル信号Ｘｎ−，〜Ｘｎ−１，４が各々出力され、
加算器Ａ、によってこれらの総和が演算される。従って
、時刻ｔ。における節点Ｎ＋ａの信号値は、となる。こ
こで、加算器Ａ ｚと加算器ＡＨとの間には遅延回路が
２段介挿されているので、時刻り。
よりも２τだけ以前に加算器Ａ、から出力された信号、
すなわち、下記式（３）に示す信号が、時刻ｔｏにおい
て、遅延回路ＤＫ、から加算器Ａ１２に与えられる。
すなわち、下記式（３）に示す信号が、時刻ｔｏにおい
て、遅延回路ＤＫ、から加算器Ａ１２に与えられる。
この時、遅延回路Ｄ ｙ ”’−Ｄ ｔ Ｍ −１から
はサンプル信号Ｘ ｎ−Ｍ −、〜Ｘｎ−１Ｍ−２が各
々出力され、これらに係数乗算した結果が各々加算器Ａ
１ｔに与えられるので、崎局、時刻ｔ。における節点
Ｎ、ａの信号値は、 ｋ＝０ に−鋪 に＝０ となる。そして、第２段目の信号処理ＬＳ１１２におけ
る畳み込み演算結果（上記式（４）相当）は、２τだけ
遅れて第３段目の信号処理ＬＳＩ１３における畳み込み
演算に使用され、その結果がさらにｌτ（信号処理ＬＳ
１１３内の遅延回路Ｄ Ｋ ｏ ｔあるいはＤＫ、、に
相当する遅延回路の遅延時間）だけ遅れて出力されるの
で、結局、時刻ｔ。における節点Ｎ４の信号値は、 ｋ＝０ となる。すなわち、時刻ｔ。では、時刻ｔ。よりも６τ
だけ以前に入力されたサンプル信号Ｘｎ−ｅを最後のサ
ンプル信号とする３Ｍ個のサンプル信号列に対する畳み
込み演算結果が節点Ｎ４に出力される。従って、この演
算回路では、第５図に示すように、時刻ｔ。から６τだ
け後の時刻ｔ６にサンプル信号列Ｘ ｎ−Ｘ ｎ−５Ｍ
４ ＋に対する畳み込み演算結果が得られる。
はサンプル信号Ｘ ｎ−Ｍ −、〜Ｘｎ−１Ｍ−２が各
々出力され、これらに係数乗算した結果が各々加算器Ａ
１ｔに与えられるので、崎局、時刻ｔ。における節点
Ｎ、ａの信号値は、 ｋ＝０ に−鋪 に＝０ となる。そして、第２段目の信号処理ＬＳ１１２におけ
る畳み込み演算結果（上記式（４）相当）は、２τだけ
遅れて第３段目の信号処理ＬＳＩ１３における畳み込み
演算に使用され、その結果がさらにｌτ（信号処理ＬＳ
１１３内の遅延回路Ｄ Ｋ ｏ ｔあるいはＤＫ、、に
相当する遅延回路の遅延時間）だけ遅れて出力されるの
で、結局、時刻ｔ。における節点Ｎ４の信号値は、 ｋ＝０ となる。すなわち、時刻ｔ。では、時刻ｔ。よりも６τ
だけ以前に入力されたサンプル信号Ｘｎ−ｅを最後のサ
ンプル信号とする３Ｍ個のサンプル信号列に対する畳み
込み演算結果が節点Ｎ４に出力される。従って、この演
算回路では、第５図に示すように、時刻ｔ。から６τだ
け後の時刻ｔ６にサンプル信号列Ｘ ｎ−Ｘ ｎ−５Ｍ
４ ＋に対する畳み込み演算結果が得られる。
以上、信号処理ＬＳＩを３段カスケード接続する場合を
説明したが、カスケード接続する段数を４段、５段とさ
らに増やすと、畳み込み演算に関係のない遅延回路（信
号処理ＬＳＩＩＩの場合におけるＤ Ｋ ｏ ＋ 、
Ｄ Ｋ ｏ を等）がその段数に比例した数だけ畳み込
み演算結果の伝送経路に介挿されることとなるので、信
号入力から畳み込み演算結果が得られるまでの所要時間
が長くなる。
説明したが、カスケード接続する段数を４段、５段とさ
らに増やすと、畳み込み演算に関係のない遅延回路（信
号処理ＬＳＩＩＩの場合におけるＤ Ｋ ｏ ＋ 、
Ｄ Ｋ ｏ を等）がその段数に比例した数だけ畳み込
み演算結果の伝送経路に介挿されることとなるので、信
号入力から畳み込み演算結果が得られるまでの所要時間
が長くなる。
「発明が解決しようとする課題」
上述したように、従来の信号処理ＬＳＩを複数カスケー
ド接続して演算回路を構成すると、個々の信号処理ＬＳ
Ｉにおける演算処理以外の遅延時間が累積されるので、
信号が入力されてから、その信号に対する演算結果が得
られるまでの遅延時間が大きくなってしまうという問題
があった。
ド接続して演算回路を構成すると、個々の信号処理ＬＳ
Ｉにおける演算処理以外の遅延時間が累積されるので、
信号が入力されてから、その信号に対する演算結果が得
られるまでの遅延時間が大きくなってしまうという問題
があった。
この発明は上述した事情に鑑みてなされたもので、複数
カスケード接続して演算回路を構成する場合においても
、各々における演算処理以外の遅延時間が、演算回路全
体の遅延時間に大きく影響しない信号処理集積回路を提
供することを目的としている。
カスケード接続して演算回路を構成する場合においても
、各々における演算処理以外の遅延時間が、演算回路全
体の遅延時間に大きく影響しない信号処理集積回路を提
供することを目的としている。
「課題を解決するための手段」
この発明は、入力信号を順次遅延した各遅延信号に対し
所定の演算処理を行う信号処理回路を複数の別個の集積
回路によって構成する場合における各集積回路であって
、 入力信号あるいは前段からの遅延信号に対して各々所定
時間遅延した遅延信号を発生する遅延手段を有し、該各
遅延信号に対し所定の演算処理を行うと共に、前記遅延
手段における各遅延出力の内、最も遅延時間の長い遅延
信号よりも所定時間だけ遅延時間の短い遅延信号を次段
の集積回路への遅延信号として出力するようにしたこと
を特徴としている。
所定の演算処理を行う信号処理回路を複数の別個の集積
回路によって構成する場合における各集積回路であって
、 入力信号あるいは前段からの遅延信号に対して各々所定
時間遅延した遅延信号を発生する遅延手段を有し、該各
遅延信号に対し所定の演算処理を行うと共に、前記遅延
手段における各遅延出力の内、最も遅延時間の長い遅延
信号よりも所定時間だけ遅延時間の短い遅延信号を次段
の集積回路への遅延信号として出力するようにしたこと
を特徴としている。
「作用」
上記構成によれば、例えば第１段目の集積回路内での演
算処理に使用される遅延信号の内、赦も遅れた遅延信号
よりも所定時間前の遅延信号が次段の集積回路に供給さ
れ、第２段目の集積回路における演算処理に使用される
。また、第２段目以降の集積回路においても、同様に演
算処理に使用する最も遅れた遅延信号よりも所定時間前
の遅延信号が次段の集積回路に供給される。従って、各
集積回路から出力された遅延信号が次段の集積回路の集
積回路における演算処理に人力されるまでの時間的損失
があったとしても、この時間的損失は実効的に上記所定
時間分だけ短縮される。
算処理に使用される遅延信号の内、赦も遅れた遅延信号
よりも所定時間前の遅延信号が次段の集積回路に供給さ
れ、第２段目の集積回路における演算処理に使用される
。また、第２段目以降の集積回路においても、同様に演
算処理に使用する最も遅れた遅延信号よりも所定時間前
の遅延信号が次段の集積回路に供給される。従って、各
集積回路から出力された遅延信号が次段の集積回路の集
積回路における演算処理に人力されるまでの時間的損失
があったとしても、この時間的損失は実効的に上記所定
時間分だけ短縮される。
「実施例」
以下、図面を参照し、この発明の一実施例について説明
する。
する。
第１図はこの発明の一実施例による信号処理ＬＳＩを用
いた演算回路の構成を示すブロック図である。なお、同
図において、前述した第３図と対応する部分には同一の
符号を付し、説明を省略する。
いた演算回路の構成を示すブロック図である。なお、同
図において、前述した第３図と対応する部分には同一の
符号を付し、説明を省略する。
信号処理ＬＳ Ｉ ２１では、前述した第３図の信号処
理ＬＳＩＩＩと同様、Ｍ段カスケード接続された遅延回
路Ｄ０〜ＤＭ−１によって、畳み込み演算に用いる遅延
信号が発生される。ただし、第２段目の信号処理ＬＳ
Ｉ ２１には、最終段遅延回路ＤＮ４−＋よりも４段前
の遅延回路Ｄ ）、４− ｓの遅延出力を遅延回路Ｄ
Ｊ ｏｌ、 Ｄ Ｊ ａｔを介して供給するようにして
いる。従って、入力信号ボートＤＩから遅延信号出力ボ
ートＤＯに至るまでの遅延回路段数はＭ−２段である。
理ＬＳＩＩＩと同様、Ｍ段カスケード接続された遅延回
路Ｄ０〜ＤＭ−１によって、畳み込み演算に用いる遅延
信号が発生される。ただし、第２段目の信号処理ＬＳ
Ｉ ２１には、最終段遅延回路ＤＮ４−＋よりも４段前
の遅延回路Ｄ ）、４− ｓの遅延出力を遅延回路Ｄ
Ｊ ｏｌ、 Ｄ Ｊ ａｔを介して供給するようにして
いる。従って、入力信号ボートＤＩから遅延信号出力ボ
ートＤＯに至るまでの遅延回路段数はＭ−２段である。
また、前述の第３図の演算回路の場合、各信号処理ＬＳ
Ｉの演算結果人力ボートＳｔには０（信号処理ＬＳＩＩ
Ｉの場合）あるいは前段からの演算結果が入力されるよ
うに接続したが、この演算回路では、次段（信号処理Ｌ
ＳＩ２１の次段は信号処理ＬＳＩ２２）の演算結果出力
ボートＳｏが、各信号処理ＬＳＩの演算結果入力ボート
Ｓ１に接続される。ただし、最終段の信号処理ＬＳＩ２
３の演算結果入力ボートには常時、信号「０」が与えら
れる。
Ｉの演算結果人力ボートＳｔには０（信号処理ＬＳＩＩ
Ｉの場合）あるいは前段からの演算結果が入力されるよ
うに接続したが、この演算回路では、次段（信号処理Ｌ
ＳＩ２１の次段は信号処理ＬＳＩ２２）の演算結果出力
ボートＳｏが、各信号処理ＬＳＩの演算結果入力ボート
Ｓ１に接続される。ただし、最終段の信号処理ＬＳＩ２
３の演算結果入力ボートには常時、信号「０」が与えら
れる。
演算結果入力ポー）Ｓｌに入力された信号は遅延回路Ｄ
Ｋ 、ｌこよって時間でだけ遅延されて加算器Ａ、、
に入力される。そして、加算器Ａ ３１では、加算器Ａ
、から得られる係数乗算結果と遅延回路ＤＫ、、の出力
信号とが加算される。そして、その加算結果は遅延回路
ＤＫ、、を介して演算結果出力ボートＳＯに出力される
。第２段目の信号処理ＬＳＩ２２、第３段目の信号処理
ＬＳｒ２３も同様の構成となっている。
Ｋ 、ｌこよって時間でだけ遅延されて加算器Ａ、、
に入力される。そして、加算器Ａ ３１では、加算器Ａ
、から得られる係数乗算結果と遅延回路ＤＫ、、の出力
信号とが加算される。そして、その加算結果は遅延回路
ＤＫ、、を介して演算結果出力ボートＳＯに出力される
。第２段目の信号処理ＬＳＩ２２、第３段目の信号処理
ＬＳｒ２３も同様の構成となっている。
以下、第２図に示すタイムチャートを参照し、この演算
回路の動作を説明する。時刻ｔ。において、節点Ｎ。に
サンプル信号Ｘｎが与えられたとすると、この時点にお
ける節点Ｎ１のサンプル信号はサンプル信号Ｘｎよりも
（Ｍ−２）・τだけ以前のサンプル信号Ｘｎ−Ｍ＋２と
なる。同様に第２段目の信号処理ＬＳＩ２１および第３
段目の信号処理ＬＳＩ２３についても、入力信号ボート
ＤＩと遅延出力ボートＤＯとの間の遅延回路段数はＭ−
２段であるので、節点Ｎｔのサンプル信号はＸ ”−１
Ｍ ＋ ４、節点Ｎ３のサンプル信号はＸｎ−５Ｍや。
回路の動作を説明する。時刻ｔ。において、節点Ｎ。に
サンプル信号Ｘｎが与えられたとすると、この時点にお
ける節点Ｎ１のサンプル信号はサンプル信号Ｘｎよりも
（Ｍ−２）・τだけ以前のサンプル信号Ｘｎ−Ｍ＋２と
なる。同様に第２段目の信号処理ＬＳＩ２１および第３
段目の信号処理ＬＳＩ２３についても、入力信号ボート
ＤＩと遅延出力ボートＤＯとの間の遅延回路段数はＭ−
２段であるので、節点Ｎｔのサンプル信号はＸ ”−１
Ｍ ＋ ４、節点Ｎ３のサンプル信号はＸｎ−５Ｍや。
となる。
時刻ｔ。において、遅延回路り。−ＤＭ□から、サンプ
ル信号Ｘｎ−＋〜Ｘｎ−ｙが各々出力され、加算器Ａｘ
＋によってこれらの総和が演算される。従って、時刻ｔ
。における節点Ｎ、ｂの信号値は、となる。また、この
時、第２段目の信号処理ＬＳＩ２２では、節点Ｎ、のサ
ンプル信号Ｘｎ−Ｍや、よりさらに時間τだけ以前の連
続したＭ個のサンプル（Ｌ分列Ｘｎ−Ｍや、〜Ｘｎ−□
。、に対する下記式（７）の畳み込み演算が行われる。
ル信号Ｘｎ−＋〜Ｘｎ−ｙが各々出力され、加算器Ａｘ
＋によってこれらの総和が演算される。従って、時刻ｔ
。における節点Ｎ、ｂの信号値は、となる。また、この
時、第２段目の信号処理ＬＳＩ２２では、節点Ｎ、のサ
ンプル信号Ｘｎ−Ｍや、よりさらに時間τだけ以前の連
続したＭ個のサンプル（Ｌ分列Ｘｎ−Ｍや、〜Ｘｎ−□
。、に対する下記式（７）の畳み込み演算が行われる。
同様に、時刻ｔｏにおいて、第３段目の信号処理ＬＳＩ
２３では、節点Ｎ、のサンプル信号Ｘ ｎ−１Ｍ ＋
４よりさらに時間τだけ以前の連続したＭ個のサンプル
信号列Ｘｎ−ｔＭ＋ａ〜Ｘ ｎ−ｊＭや。に対する下記
式（８）の畳み込み演算が行われる。
２３では、節点Ｎ、のサンプル信号Ｘ ｎ−１Ｍ ＋
４よりさらに時間τだけ以前の連続したＭ個のサンプル
信号列Ｘｎ−ｔＭ＋ａ〜Ｘ ｎ−ｊＭや。に対する下記
式（８）の畳み込み演算が行われる。
込み演算の結果が信号処理ＬＳ ［２１における遅延回
路Ｄ Ｋ ｏ ｔに相当する遅延回路によってτだけ遅
延され、第２段目の信号処理ＬＳＩ２２の演算結果入力
ポートＳｌに供給される。従って、時刻ｔｏにおいて、
節点Ｎ５の信号値は、下記式（９）のようになる。
路Ｄ Ｋ ｏ ｔに相当する遅延回路によってτだけ遅
延され、第２段目の信号処理ＬＳＩ２２の演算結果入力
ポートＳｌに供給される。従って、時刻ｔｏにおいて、
節点Ｎ５の信号値は、下記式（９）のようになる。
そして、上記節点Ｎ、の信号は、信号処理ＬＳＩ２２に
入力されてさらにτだけ遅延され、信号処理ＬＳＩ２２
内部における畳み込み演算結果（上記式（７）相当）と
加算される。この場合、時刻ｔ。
入力されてさらにτだけ遅延され、信号処理ＬＳＩ２２
内部における畳み込み演算結果（上記式（７）相当）と
加算される。この場合、時刻ｔ。
における上記式（７）の畳み込み演算結果は、時刻ｔｏ
よりτだけ以前の節点Ｎ、の信号と加算されるので、加
算結果は、 信号処理ＬＳＩ２３の演算結果入力ポー）Ｓｌ（こは常
時、信号「０」が与えられるので、上記畳みとなり、こ
の式（１０）に示す信号はτだけ遅延されて節点Ｎ６に
与えられる。従って、時刻ｔｏにおける節点Ｎ６の信号
値は、 となる。同様に、節点Ｎ、の信号は信号処理ＬＳＩ２１
に入力されてさらにτだけ遅延され、信号処理ＬＳ Ｉ
２１内部における畳み込み演算結果（上記式（６）相
当）と加算され、さらにτだけ遅延されて演算結果出力
ボートＳＯ（節点Ｎ？）から出力される。従って、時刻
ｔ。における節点Ｎ７の信号値は下記式（１２）に示す
ものとなる。
よりτだけ以前の節点Ｎ、の信号と加算されるので、加
算結果は、 信号処理ＬＳＩ２３の演算結果入力ポー）Ｓｌ（こは常
時、信号「０」が与えられるので、上記畳みとなり、こ
の式（１０）に示す信号はτだけ遅延されて節点Ｎ６に
与えられる。従って、時刻ｔｏにおける節点Ｎ６の信号
値は、 となる。同様に、節点Ｎ、の信号は信号処理ＬＳＩ２１
に入力されてさらにτだけ遅延され、信号処理ＬＳ Ｉ
２１内部における畳み込み演算結果（上記式（６）相
当）と加算され、さらにτだけ遅延されて演算結果出力
ボートＳＯ（節点Ｎ？）から出力される。従って、時刻
ｔ。における節点Ｎ７の信号値は下記式（１２）に示す
ものとなる。
そして、第２図に示すように、時刻（。から２τ経過し
た時刻ｔｏにおいて、サンプル信号Ｘｎ−Ｘｎ−５ｖ＋
＋に対する畳み込み演算結果が出力される。 第１図の
演算回路では、信号処理ＬＳＩを３段カスケード接続し
ているにも拘わらず、サンプル信号が入力されてからそ
の畳み込み演算結果が得られるまでの所要時間を２τに
抑えることができる。この所要時間２τは、 信号処理
ＬＳＩ２１〜２３の各々における畳み込み演算処理に関
係のない時間的損失によって決定される。上述した第４
図の構成の場合、各信号処理ＬＳＩＩＩ〜１３における
畳み込み演算処理に関係のない時間的損失の総和が演算
回路全体の時間的損失となっていたのに対し、第【図の
構成では信号処理ＬＳ１１段分の時間的損失のみによっ
て演算回路全体の時間的損失が決定される。ここで、そ
の理由を説明する。
た時刻ｔｏにおいて、サンプル信号Ｘｎ−Ｘｎ−５ｖ＋
＋に対する畳み込み演算結果が出力される。 第１図の
演算回路では、信号処理ＬＳＩを３段カスケード接続し
ているにも拘わらず、サンプル信号が入力されてからそ
の畳み込み演算結果が得られるまでの所要時間を２τに
抑えることができる。この所要時間２τは、 信号処理
ＬＳＩ２１〜２３の各々における畳み込み演算処理に関
係のない時間的損失によって決定される。上述した第４
図の構成の場合、各信号処理ＬＳＩＩＩ〜１３における
畳み込み演算処理に関係のない時間的損失の総和が演算
回路全体の時間的損失となっていたのに対し、第【図の
構成では信号処理ＬＳ１１段分の時間的損失のみによっ
て演算回路全体の時間的損失が決定される。ここで、そ
の理由を説明する。
信号処理ＬＳ ｌ ２１にサンプル信号が入力されると
、そのサンプル信号は（Ｍ−２）τだけ遅延されて信号
処理ＬＳＩ２２に入力される。また、信号処理ＬＳＩ２
３には、入力時点から２（Ｍ−２）τだけ遅延されて人
力される。さらに４段目以降に信号処理ＬＳＩを接続す
る場合、例えば１段目の信号処理ＬＳＩには入力時点か
ら（Ｌ−１）（Ｍ２）τだけ遅れてサンプル信号が入力
される。
、そのサンプル信号は（Ｍ−２）τだけ遅延されて信号
処理ＬＳＩ２２に入力される。また、信号処理ＬＳＩ２
３には、入力時点から２（Ｍ−２）τだけ遅延されて人
力される。さらに４段目以降に信号処理ＬＳＩを接続す
る場合、例えば１段目の信号処理ＬＳＩには入力時点か
ら（Ｌ−１）（Ｍ２）τだけ遅れてサンプル信号が入力
される。
そして、信号処理ＬＳＩ２１の畳み込み演算結果はτ（
遅延回路ＤＫ、、に対応）だけ遅延されて節点Ｎ７に出
力され、信号処理ＬＳＩ２２の畳み造み演算結果は３τ
（遅延回路Ｄ Ｋ ｏ ｔ 、 Ｄ Ｋ ｏ 、および
信号処理ＬＳＩ２２内部での遅延）だけ遅延されて節点
Ｎ７に出力され、信号処理し５Ｉ２３の畳み込み演算結
果は５τだけ遅延されて節点Ｎ７に出力される。さらに
信号処理ＬＳＩの段数が多い場合、例えば１段目の信号
処理ＬＳＩの畳み込み演算結果は（２Ｌ−１）τだけ遅
延されて節点Ｎ７に戻ってくる。
遅延回路ＤＫ、、に対応）だけ遅延されて節点Ｎ７に出
力され、信号処理ＬＳＩ２２の畳み造み演算結果は３τ
（遅延回路Ｄ Ｋ ｏ ｔ 、 Ｄ Ｋ ｏ 、および
信号処理ＬＳＩ２２内部での遅延）だけ遅延されて節点
Ｎ７に出力され、信号処理し５Ｉ２３の畳み込み演算結
果は５τだけ遅延されて節点Ｎ７に出力される。さらに
信号処理ＬＳＩの段数が多い場合、例えば１段目の信号
処理ＬＳＩの畳み込み演算結果は（２Ｌ−１）τだけ遅
延されて節点Ｎ７に戻ってくる。
信号処理ＬＳＩ２１〜２３の伝達関数をＰ、（ｚ）〜Ｆ
３（ｚ）、４段目以降をＦ 、（ｚ）、 Ｆ ５（Ｚ）
、・・−、Ｐ Ｌ（ｚ）とすると、第１図の演算回路の
節点Ｎ。から節点Ｎ７に至る伝達関数は、 Ｐ＋（ｚ）ｚ−＋ｚ ｚ Ｆ、（ｚ）ｚ＋ Ｚ Ｆｉ（ｚ）ｚ ＋２−（Ｌ−１）Ｍ ２（Ｌ−１）ＦＬ（２）ｚ−２
Ｌ＋１−Ｆ ｌ（Ｚ：）Ｚ−＋ ｚ Ｆ 、（
ｚ） ｚ＋ ｚ Ｆ １（ｚ） ｚ ＋ｚ−ｃＬ −＋ ） ｋ４ ＦＬ（ｚ）ｚ・・・・・
・（ｌ ３） となる。上記式（１３）において、 −（Ｌ−１）Ｍ 等は 遅延要素ｚ 、ｚ 、・・・ 、２畳み込み演
算に必要不可欠な遅延要素である。上記式（Ｉ３）から
明らかなように、各信号処理ＬＳＩにおける畳み込み演
算要素Ｆ’ 、（Ｚ）、Ｐ ｔ（ｚ）、・・・の前段に
介挿される遅延時間を節点Ｎ。から各演算要素を介し節
点Ｎ７に至るまでの経路に含まれる畳み込み演算と関係
のない遅延要素に相当する時間だけ少なくしであるので
、各演算要素の前後の遅延要素が相殺され、畳み込み演
算と関係のない遅延要素はｚ−１（遅延回路１段分）の
みとなる。すなわち、サンプル信号が入力されてから演
算結果が得られるまでの時間の内、畳み込み演算に関係
のない損失時間は信号処理ＬＳＩの段数には関係なく常
に一定時間となる。
３（ｚ）、４段目以降をＦ 、（ｚ）、 Ｆ ５（Ｚ）
、・・−、Ｐ Ｌ（ｚ）とすると、第１図の演算回路の
節点Ｎ。から節点Ｎ７に至る伝達関数は、 Ｐ＋（ｚ）ｚ−＋ｚ ｚ Ｆ、（ｚ）ｚ＋ Ｚ Ｆｉ（ｚ）ｚ ＋２−（Ｌ−１）Ｍ ２（Ｌ−１）ＦＬ（２）ｚ−２
Ｌ＋１−Ｆ ｌ（Ｚ：）Ｚ−＋ ｚ Ｆ 、（
ｚ） ｚ＋ ｚ Ｆ １（ｚ） ｚ ＋ｚ−ｃＬ −＋ ） ｋ４ ＦＬ（ｚ）ｚ・・・・・
・（ｌ ３） となる。上記式（１３）において、 −（Ｌ−１）Ｍ 等は 遅延要素ｚ 、ｚ 、・・・ 、２畳み込み演
算に必要不可欠な遅延要素である。上記式（Ｉ３）から
明らかなように、各信号処理ＬＳＩにおける畳み込み演
算要素Ｆ’ 、（Ｚ）、Ｐ ｔ（ｚ）、・・・の前段に
介挿される遅延時間を節点Ｎ。から各演算要素を介し節
点Ｎ７に至るまでの経路に含まれる畳み込み演算と関係
のない遅延要素に相当する時間だけ少なくしであるので
、各演算要素の前後の遅延要素が相殺され、畳み込み演
算と関係のない遅延要素はｚ−１（遅延回路１段分）の
みとなる。すなわち、サンプル信号が入力されてから演
算結果が得られるまでの時間の内、畳み込み演算に関係
のない損失時間は信号処理ＬＳＩの段数には関係なく常
に一定時間となる。
「発明の効果」
以上説明したように、この発明によれば、入力信号ある
いは前段からの遅延信号に対して各々所定時間遅延した
遅延信号を発生する遅延手段を有し、該各遅延信号に対
し所定の演算処理を行うと共に、前記遅延手段における
各遅延出力の内、最も遅延時間の長い遅延信号よりも所
定時間だけ遅延時間の短い遅延信号を次段の集積回路へ
の遅延信号として出力するようにしたので、カスケード
接続する集積回路の段数と関係なく、演算結果が得られ
るまでの時間的損失を短時間に抑えることができるとい
う効果が得られる。
いは前段からの遅延信号に対して各々所定時間遅延した
遅延信号を発生する遅延手段を有し、該各遅延信号に対
し所定の演算処理を行うと共に、前記遅延手段における
各遅延出力の内、最も遅延時間の長い遅延信号よりも所
定時間だけ遅延時間の短い遅延信号を次段の集積回路へ
の遅延信号として出力するようにしたので、カスケード
接続する集積回路の段数と関係なく、演算結果が得られ
るまでの時間的損失を短時間に抑えることができるとい
う効果が得られる。
第１図はこの発明の一実施例による信号処理ＬＳＩを用
いた演算回路の構成を示すブロック図、第２図は同実施
例の動作を示すタイムチャート、第３図は従来の一般的
な畳み込み演算回路の構成を示すブロック図、第４図は
従来の信号処理ＬＳＩを３段カスケード接続した演算回
路の構成を示すブロック図、第５図は第４図の演算回路
の動作を示すタイムチャートである。 ２１〜２３・・・・・・信号処理ＬＳＩ。 Ｄｏ＝Ｄ Ｍ−＋、Ｄ Ｊ ａｔ、Ｄ Ｊ ｏｔ、ＤＫ
ｏｔ、ＤＫｏｔ・・・・・遅延回路、 Ｍ ｏ ’＝ Ｍ Ｍ １・・・・・・乗算器、Ａ ！
ｌ 、 Ａ ３１・・・・・・加算器。
いた演算回路の構成を示すブロック図、第２図は同実施
例の動作を示すタイムチャート、第３図は従来の一般的
な畳み込み演算回路の構成を示すブロック図、第４図は
従来の信号処理ＬＳＩを３段カスケード接続した演算回
路の構成を示すブロック図、第５図は第４図の演算回路
の動作を示すタイムチャートである。 ２１〜２３・・・・・・信号処理ＬＳＩ。 Ｄｏ＝Ｄ Ｍ−＋、Ｄ Ｊ ａｔ、Ｄ Ｊ ｏｔ、ＤＫ
ｏｔ、ＤＫｏｔ・・・・・遅延回路、 Ｍ ｏ ’＝ Ｍ Ｍ １・・・・・・乗算器、Ａ ！
ｌ 、 Ａ ３１・・・・・・加算器。
Claims (1)
- 【特許請求の範囲】 入力信号を順次遅延した各遅延信号に対し所定の演算処
理を行う信号処理回路を複数の別個の集積回路によって
構成する場合における各集積回路であって、 入力信号あるいは前段からの遅延信号に対して各々所定
時間遅延した遅延信号を発生する遅延手段を有し、該各
遅延信号に対し所定の演算処理を行うと共に、前記遅延
手段における各遅延出力の内、最も遅延時間の長い遅延
信号よりも所定時間だけ遅延時間の短い遅延信号を次段
の集積回路への遅延信号として出力するようにしたこと
を特徴とする信号処理集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202634A JPH0767065B2 (ja) | 1989-08-04 | 1989-08-04 | 信号処理集積回路 |
| US07/561,914 US5148384A (en) | 1989-08-04 | 1990-08-02 | Signal processing integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202634A JPH0767065B2 (ja) | 1989-08-04 | 1989-08-04 | 信号処理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0365813A true JPH0365813A (ja) | 1991-03-20 |
| JPH0767065B2 JPH0767065B2 (ja) | 1995-07-19 |
Family
ID=16460592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1202634A Expired - Fee Related JPH0767065B2 (ja) | 1989-08-04 | 1989-08-04 | 信号処理集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5148384A (ja) |
| JP (1) | JPH0767065B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008516560A (ja) * | 2004-10-13 | 2008-05-15 | アナログ・デバイシズ・インコーポレーテッド | 通信システム用フィルタ |
| JP2008244898A (ja) * | 2007-03-28 | 2008-10-09 | Yamaha Corp | ミキシング処理回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206821A (en) * | 1991-07-01 | 1993-04-27 | Harris Corporation | Decimation circuit employing multiple memory data shifting section and multiple arithmetic logic unit section |
| JP2845114B2 (ja) * | 1993-12-29 | 1999-01-13 | ヤマハ株式会社 | 残響付与装置 |
| JP4416572B2 (ja) * | 2004-05-27 | 2010-02-17 | 富士通株式会社 | 信号処理回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208722A (en) * | 1981-06-18 | 1982-12-21 | Sony Corp | Digital filter |
| JPS5932215A (ja) * | 1982-08-18 | 1984-02-21 | Sony Corp | デイジタル信号処理回路及び多段積和回路 |
| JPS6165616A (ja) * | 1984-09-07 | 1986-04-04 | Nippon Hoso Kyokai <Nhk> | 対称形ｆｉｒディジタルフィルタ |
| JPS62132415A (ja) * | 1985-12-04 | 1987-06-15 | Pioneer Electronic Corp | くし形フイルタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4489393A (en) * | 1981-12-02 | 1984-12-18 | Trw Inc. | Monolithic discrete-time digital convolution circuit |
| US4811259A (en) * | 1985-09-27 | 1989-03-07 | Cogent Systems, Inc. | Limited shift signal processing system and method |
| GB2181318B (en) * | 1985-10-04 | 1989-12-28 | Sony Corp | Two-dimensional finite impulse response filters |
-
1989
- 1989-08-04 JP JP1202634A patent/JPH0767065B2/ja not_active Expired - Fee Related
-
1990
- 1990-08-02 US US07/561,914 patent/US5148384A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208722A (en) * | 1981-06-18 | 1982-12-21 | Sony Corp | Digital filter |
| JPS5932215A (ja) * | 1982-08-18 | 1984-02-21 | Sony Corp | デイジタル信号処理回路及び多段積和回路 |
| JPS6165616A (ja) * | 1984-09-07 | 1986-04-04 | Nippon Hoso Kyokai <Nhk> | 対称形ｆｉｒディジタルフィルタ |
| JPS62132415A (ja) * | 1985-12-04 | 1987-06-15 | Pioneer Electronic Corp | くし形フイルタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008516560A (ja) * | 2004-10-13 | 2008-05-15 | アナログ・デバイシズ・インコーポレーテッド | 通信システム用フィルタ |
| US8417750B2 (en) | 2004-10-13 | 2013-04-09 | Mediatek Inc. | Filters for communication systems |
| JP2008244898A (ja) * | 2007-03-28 | 2008-10-09 | Yamaha Corp | ミキシング処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5148384A (en) | 1992-09-15 |
| JPH0767065B2 (ja) | 1995-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |