JPH0365813A - 信号処理集積回路 - Google Patents

信号処理集積回路

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JPH0365813A
JPH0365813A JP1202634A JP20263489A JPH0365813A JP H0365813 A JPH0365813 A JP H0365813A JP 1202634 A JP1202634 A JP 1202634A JP 20263489 A JP20263489 A JP 20263489A JP H0365813 A JPH0365813 A JP H0365813A
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Shinichi Sakai
伸一 酒井
Yuuji Shikakubo
鹿窪 友詞
Yusuke Konagai
裕介 小長井
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は特に畳み込み演算回路を構成する場合に用い
て好適な信号処理集積回路に関する。
「従来の技術」 デジタルオーディオ機器等において、音響信号に対し、
イコライザ処理、あるいは残響効果処理等の各種フィル
タ演算を行う場合、畳み込み演算回路がよく使用される
。第3図は畳み込み段数がN(Nは整数)段の畳み込み
演算回路の基本構成を示すブロック図である。この畳み
込み演算回路へは、サンプリング周期τ毎にデジタル信
号が入力され、カスケード接続された遅延回路り、〜D
 Nlによって順次遅延される。これらの各遅延回路り
、〜DN−1は、各々所定のビット幅のレジスタによっ
て構成されており、各レジスタに対し上記サンプリング
周期τ毎にクロックパルスか供給される。従って、サン
プル信号Xnが遅延回路り、に入力される時点において
は、遅延回路り、からはサンプル信号Xnよりも時間τ
だけ以前のサンプル信号Xn−+が出力され、遅延回路
D!からはサンプル信号Xnよりも時間2τだけ以前の
サンプル信号X n−*が出力され、・・・、遅延回路
DNからはサンプル信号Xnよりも時間(N−1)τだ
け以前のサンプル信号X n−N + 1が出力される
そして、入力サンプル信号Xnおよび各遅延回路D1〜
DN□から出力されるサンプル信号Xn−,〜Xn−1
4や、に対し、乗算器M0〜MN−,によって、各々対
応する乗算係数00〜CN −1が乗算され、各乗算結
果が加算器Aによって加算される。このようにして、こ
の畳み込み演算回路では、下記式(1)に示す畳み込み
演算が行われ、演算結果を示す出力デジタルYnが加算
器Aから出力される。
さて、畳み込み段数Nの大きい畳み込み演算回路をLS
I(大規模集積回路)によって実現しようとする場合、
必然的に素子数が大きくなり、1個のLSIによる実現
が困難となる。そこで、時間軸上において、畳み込み演
算を行う区間を分割し、分割された各区間の畳み込み演
算を行う信号処理LSIを各々作成し、各信号処理LS
Iをカスケード障続することにより、畳み込み段数の大
きな演算回路を構成するという方法が採られる。第4図
は、畳み込み段数がM(Mは整数)段の信号処理LSI
ll−13を用いて畳み込み段数3Mの畳み込み演算回
路を構成する場合の例を示したものである。なお、同図
において、前述の第3図と対応する部分には同一の符号
が付しである。
畳み込み演算を行・5入力信号列は、順次、信号処理L
Srllの入力信号ボートDIに入力される。入力信号
ボートDIに入力された信号は、遅延回路Doを介して
lサンプリング周期でだけ遅延され、上述の第3図と同
様な構成の遅延回路DO−DM−1+乗算器M。−M 
M−1および加算器A 11からなる畳み込み演算回路
に入力される。
ここで、遅延回路り。は、入力信号ボートDIを介して
サンプリング信号が人力される時のインタフェースに要
する遅延を表している。また、遅延回路D J o+、
D J ot、D Ko+、D Kozも、同様に、こ
の信号処理LSIIIに外部から信号が入力される時、
あるいは外部に信号が出力される時の信。
号の遅延を表している。
加算器A1.には乗算器M。−MM−、から出力される
各係数乗算結果が入力される他、演算結果入力ボートS
lにおける入力信号(信号処理LSlllの場合は「O
J)が遅延回路DK+、、を介しlサンプリング周期τ
だけ遅延されて入力される。そして、加算器A、の出力
信号が、遅延回路D K o tによって!サンプリン
グ周期τだけ遅延されて演算結果出力ボートSOから出
力され、信号処理LSIIIにおける畳み込み演算結果
として、次段の信号処理LS[12の演算結果人力ボー
トStに入力される。なお、演算結果入力ボートSIに
人力された信号はさらに遅延回路DK、によってτだけ
遅延される。一方、遅延回路り。
の出力信号は、遅延回路DJo+およびDJotを介し
2τだけ遅延されて遅延信号出力ボートDOから出力さ
れ、次段の信号処理LS112の入力信号ボートSlに
入力される。この信号処理LSlllでは、上述したよ
うに、遅延回路DJo、およびDJotの遅延時間の和
と、遅延回路DKO,およびD K o tの遅縛時間
の和は等しくなっている。このようにすることで、信号
処理LSI11から次段の信号処理LSI12に供給さ
れる遅延されたサンプル信号の位相と、畳み込み演算結
果の位相との同期が保たれる。
信号処理LSIIIの後段に接続される信号処理L S
 I 12は、信号処理LSIIIと同様な構成となっ
ている。ただし、信号処理LSI12の場合は遅延され
た各サンプリング信号に乗じる乗算係数がCM = C
t M −1となっている。そして、信号処理LSI+
2においては、入力信号ボートSIに入力される信号処
理LSIIIからの遅延知力に対し、上述と同様に、遅
延回路り、−D、Mによる遅延処理および乗算器MM−
M、M□による係数乗算処理が行われ、各係数乗算結果
と、演算結果入力ボートStおよび遅延回路DK、、を
介して入力される信号処理LSI11における畳み込み
演算結果とが、加算器A r tによって加算され、加
算結果が尋延回路D K + tを介し演算結果出力ボ
ートSOから出力され、信号処理LSI11および12
における畳み込み演算結果として、次段の信号処理LS
113の演算結果人力ポートsIに入力される。また゛
、遅延回路Dty−+の出力信号も上述と同様に遅延回
路D J + +およびDJ+tを介し遅延信号出力ボ
ートDOから出力され、次段の信号処理LS113の入
力信号ボートSlに入力される。なお、信号処理LS1
13も同様のtl威となっている。
以下、第5図に示すタイムチャートを参照し、この演算
回路の動作を説明する。ある時刻t。において、第1段
目の信号処理LSIIIの入力信号ボートDI(節点N
。)にサンプル信号Xnが与えられたとする。信号処理
LS I 11の入力信号ボー)DIから遅延信号ボー
トDo(節点N、)に至るまでの間にはM+2個の遅延
回路が介挿されているので、時刻t。における節点N1
のサンプル信号はサンプル信号Xnよりも(M+2)τ
だけ以前のサンプル信号X n−M−tとなる。同様に
第2段目の信号処理LSI12および第3段目の信号処
理LS113についても、入力信号ボートDIと遅延出
力ボートDOとの間の遅延回路段数はM+2段であるの
で、節点N、のサンプル信号はX n−2M −4、節
点N、のサンプル信号はX n−3y−eとなる。
時刻t。において、遅延回路り。−Dl、4−、から、
サンプル信号Xn−,〜Xn−1,4が各々出力され、
加算器A、によってこれらの総和が演算される。従って
、時刻t。における節点N+aの信号値は、となる。こ
こで、加算器A zと加算器AHとの間には遅延回路が
2段介挿されているので、時刻り。
よりも2τだけ以前に加算器A、から出力された信号、
すなわち、下記式(3)に示す信号が、時刻toにおい
て、遅延回路DK、から加算器A12に与えられる。
この時、遅延回路D y ”’−D t M −1から
はサンプル信号X n−M −、〜Xn−1M−2が各
々出力され、これらに係数乗算した結果が各々加算器A
 1tに与えられるので、崎局、時刻t。における節点
N、aの信号値は、 k=0 に−鋪 に=0 となる。そして、第2段目の信号処理LS112におけ
る畳み込み演算結果(上記式(4)相当)は、2τだけ
遅れて第3段目の信号処理LSI13における畳み込み
演算に使用され、その結果がさらにlτ(信号処理LS
113内の遅延回路D K o tあるいはDK、、に
相当する遅延回路の遅延時間)だけ遅れて出力されるの
で、結局、時刻t。における節点N4の信号値は、 k=0 となる。すなわち、時刻t。では、時刻t。よりも6τ
だけ以前に入力されたサンプル信号Xn−eを最後のサ
ンプル信号とする3M個のサンプル信号列に対する畳み
込み演算結果が節点N4に出力される。従って、この演
算回路では、第5図に示すように、時刻t。から6τだ
け後の時刻t6にサンプル信号列X n−X n−5M
4 +に対する畳み込み演算結果が得られる。
以上、信号処理LSIを3段カスケード接続する場合を
説明したが、カスケード接続する段数を4段、5段とさ
らに増やすと、畳み込み演算に関係のない遅延回路(信
号処理LSIIIの場合におけるD K o + 、 
D K o を等)がその段数に比例した数だけ畳み込
み演算結果の伝送経路に介挿されることとなるので、信
号入力から畳み込み演算結果が得られるまでの所要時間
が長くなる。
「発明が解決しようとする課題」 上述したように、従来の信号処理LSIを複数カスケー
ド接続して演算回路を構成すると、個々の信号処理LS
Iにおける演算処理以外の遅延時間が累積されるので、
信号が入力されてから、その信号に対する演算結果が得
られるまでの遅延時間が大きくなってしまうという問題
があった。
この発明は上述した事情に鑑みてなされたもので、複数
カスケード接続して演算回路を構成する場合においても
、各々における演算処理以外の遅延時間が、演算回路全
体の遅延時間に大きく影響しない信号処理集積回路を提
供することを目的としている。
「課題を解決するための手段」 この発明は、入力信号を順次遅延した各遅延信号に対し
所定の演算処理を行う信号処理回路を複数の別個の集積
回路によって構成する場合における各集積回路であって
、 入力信号あるいは前段からの遅延信号に対して各々所定
時間遅延した遅延信号を発生する遅延手段を有し、該各
遅延信号に対し所定の演算処理を行うと共に、前記遅延
手段における各遅延出力の内、最も遅延時間の長い遅延
信号よりも所定時間だけ遅延時間の短い遅延信号を次段
の集積回路への遅延信号として出力するようにしたこと
を特徴としている。
「作用」 上記構成によれば、例えば第1段目の集積回路内での演
算処理に使用される遅延信号の内、赦も遅れた遅延信号
よりも所定時間前の遅延信号が次段の集積回路に供給さ
れ、第2段目の集積回路における演算処理に使用される
。また、第2段目以降の集積回路においても、同様に演
算処理に使用する最も遅れた遅延信号よりも所定時間前
の遅延信号が次段の集積回路に供給される。従って、各
集積回路から出力された遅延信号が次段の集積回路の集
積回路における演算処理に人力されるまでの時間的損失
があったとしても、この時間的損失は実効的に上記所定
時間分だけ短縮される。
「実施例」 以下、図面を参照し、この発明の一実施例について説明
する。
第1図はこの発明の一実施例による信号処理LSIを用
いた演算回路の構成を示すブロック図である。なお、同
図において、前述した第3図と対応する部分には同一の
符号を付し、説明を省略する。
信号処理LS I 21では、前述した第3図の信号処
理LSIIIと同様、M段カスケード接続された遅延回
路D0〜DM−1によって、畳み込み演算に用いる遅延
信号が発生される。ただし、第2段目の信号処理LS 
I 21には、最終段遅延回路DN4−+よりも4段前
の遅延回路D )、4− sの遅延出力を遅延回路D 
J ol、 D J atを介して供給するようにして
いる。従って、入力信号ボートDIから遅延信号出力ボ
ートDOに至るまでの遅延回路段数はM−2段である。
また、前述の第3図の演算回路の場合、各信号処理LS
Iの演算結果人力ボートStには0(信号処理LSII
Iの場合)あるいは前段からの演算結果が入力されるよ
うに接続したが、この演算回路では、次段(信号処理L
SI21の次段は信号処理LSI22)の演算結果出力
ボートSoが、各信号処理LSIの演算結果入力ボート
S1に接続される。ただし、最終段の信号処理LSI2
3の演算結果入力ボートには常時、信号「0」が与えら
れる。
演算結果入力ポー)Slに入力された信号は遅延回路D
 K 、lこよって時間でだけ遅延されて加算器A、、
に入力される。そして、加算器A 31では、加算器A
、から得られる係数乗算結果と遅延回路DK、、の出力
信号とが加算される。そして、その加算結果は遅延回路
DK、、を介して演算結果出力ボートSOに出力される
。第2段目の信号処理LSI22、第3段目の信号処理
LSr23も同様の構成となっている。
以下、第2図に示すタイムチャートを参照し、この演算
回路の動作を説明する。時刻t。において、節点N。に
サンプル信号Xnが与えられたとすると、この時点にお
ける節点N1のサンプル信号はサンプル信号Xnよりも
(M−2)・τだけ以前のサンプル信号Xn−M+2と
なる。同様に第2段目の信号処理LSI21および第3
段目の信号処理LSI23についても、入力信号ボート
DIと遅延出力ボートDOとの間の遅延回路段数はM−
2段であるので、節点Ntのサンプル信号はX ”−1
M + 4、節点N3のサンプル信号はXn−5Mや。
となる。
時刻t。において、遅延回路り。−DM□から、サンプ
ル信号Xn−+〜Xn−yが各々出力され、加算器Ax
+によってこれらの総和が演算される。従って、時刻t
。における節点N、bの信号値は、となる。また、この
時、第2段目の信号処理LSI22では、節点N、のサ
ンプル信号Xn−Mや、よりさらに時間τだけ以前の連
続したM個のサンプル(L分列Xn−Mや、〜Xn−□
。、に対する下記式(7)の畳み込み演算が行われる。
同様に、時刻toにおいて、第3段目の信号処理LSI
23では、節点N、のサンプル信号X n−1M + 
4よりさらに時間τだけ以前の連続したM個のサンプル
信号列Xn−tM+a〜X n−jMや。に対する下記
式(8)の畳み込み演算が行われる。
込み演算の結果が信号処理LS [21における遅延回
路D K o tに相当する遅延回路によってτだけ遅
延され、第2段目の信号処理LSI22の演算結果入力
ポートSlに供給される。従って、時刻toにおいて、
節点N5の信号値は、下記式(9)のようになる。
そして、上記節点N、の信号は、信号処理LSI22に
入力されてさらにτだけ遅延され、信号処理LSI22
内部における畳み込み演算結果(上記式(7)相当)と
加算される。この場合、時刻t。
における上記式(7)の畳み込み演算結果は、時刻to
よりτだけ以前の節点N、の信号と加算されるので、加
算結果は、 信号処理LSI23の演算結果入力ポー)Sl(こは常
時、信号「0」が与えられるので、上記畳みとなり、こ
の式(10)に示す信号はτだけ遅延されて節点N6に
与えられる。従って、時刻toにおける節点N6の信号
値は、 となる。同様に、節点N、の信号は信号処理LSI21
に入力されてさらにτだけ遅延され、信号処理LS I
 21内部における畳み込み演算結果(上記式(6)相
当)と加算され、さらにτだけ遅延されて演算結果出力
ボートSO(節点N?)から出力される。従って、時刻
t。における節点N7の信号値は下記式(12)に示す
ものとなる。
そして、第2図に示すように、時刻(。から2τ経過し
た時刻toにおいて、サンプル信号Xn−Xn−5v+
+に対する畳み込み演算結果が出力される。 第1図の
演算回路では、信号処理LSIを3段カスケード接続し
ているにも拘わらず、サンプル信号が入力されてからそ
の畳み込み演算結果が得られるまでの所要時間を2τに
抑えることができる。この所要時間2τは、 信号処理
LSI21〜23の各々における畳み込み演算処理に関
係のない時間的損失によって決定される。上述した第4
図の構成の場合、各信号処理LSIII〜13における
畳み込み演算処理に関係のない時間的損失の総和が演算
回路全体の時間的損失となっていたのに対し、第【図の
構成では信号処理LS11段分の時間的損失のみによっ
て演算回路全体の時間的損失が決定される。ここで、そ
の理由を説明する。
信号処理LS l 21にサンプル信号が入力されると
、そのサンプル信号は(M−2)τだけ遅延されて信号
処理LSI22に入力される。また、信号処理LSI2
3には、入力時点から2(M−2)τだけ遅延されて人
力される。さらに4段目以降に信号処理LSIを接続す
る場合、例えば1段目の信号処理LSIには入力時点か
ら(L−1)(M2)τだけ遅れてサンプル信号が入力
される。
そして、信号処理LSI21の畳み込み演算結果はτ(
遅延回路DK、、に対応)だけ遅延されて節点N7に出
力され、信号処理LSI22の畳み造み演算結果は3τ
(遅延回路D K o t 、 D K o 、および
信号処理LSI22内部での遅延)だけ遅延されて節点
N7に出力され、信号処理し5I23の畳み込み演算結
果は5τだけ遅延されて節点N7に出力される。さらに
信号処理LSIの段数が多い場合、例えば1段目の信号
処理LSIの畳み込み演算結果は(2L−1)τだけ遅
延されて節点N7に戻ってくる。
信号処理LSI21〜23の伝達関数をP、(z)〜F
3(z)、4段目以降をF 、(z)、 F 5(Z)
、・・−、P L(z)とすると、第1図の演算回路の
節点N。から節点N7に至る伝達関数は、 P+(z)z−+z  z  F、(z)z+ Z Fi(z)z +2−(L−1)M  2(L−1)FL(2)z−2
L+1−F l(Z:)Z−+  z    F 、(
z)  z+ z    F 1(z)  z +z−cL −+ ) k4 FL(z)z・・・・・
・(l 3) となる。上記式(13)において、 −(L−1)M  等は 遅延要素z   、z   、・・・ 、2畳み込み演
算に必要不可欠な遅延要素である。上記式(I3)から
明らかなように、各信号処理LSIにおける畳み込み演
算要素F’ 、(Z)、P t(z)、・・・の前段に
介挿される遅延時間を節点N。から各演算要素を介し節
点N7に至るまでの経路に含まれる畳み込み演算と関係
のない遅延要素に相当する時間だけ少なくしであるので
、各演算要素の前後の遅延要素が相殺され、畳み込み演
算と関係のない遅延要素はz−1(遅延回路1段分)の
みとなる。すなわち、サンプル信号が入力されてから演
算結果が得られるまでの時間の内、畳み込み演算に関係
のない損失時間は信号処理LSIの段数には関係なく常
に一定時間となる。
「発明の効果」 以上説明したように、この発明によれば、入力信号ある
いは前段からの遅延信号に対して各々所定時間遅延した
遅延信号を発生する遅延手段を有し、該各遅延信号に対
し所定の演算処理を行うと共に、前記遅延手段における
各遅延出力の内、最も遅延時間の長い遅延信号よりも所
定時間だけ遅延時間の短い遅延信号を次段の集積回路へ
の遅延信号として出力するようにしたので、カスケード
接続する集積回路の段数と関係なく、演算結果が得られ
るまでの時間的損失を短時間に抑えることができるとい
う効果が得られる。
【図面の簡単な説明】
第1図はこの発明の一実施例による信号処理LSIを用
いた演算回路の構成を示すブロック図、第2図は同実施
例の動作を示すタイムチャート、第3図は従来の一般的
な畳み込み演算回路の構成を示すブロック図、第4図は
従来の信号処理LSIを3段カスケード接続した演算回
路の構成を示すブロック図、第5図は第4図の演算回路
の動作を示すタイムチャートである。 21〜23・・・・・・信号処理LSI。 Do=D M−+、D J at、D J ot、DK
ot、DKot・・・・・遅延回路、 M o ’= M M 1・・・・・・乗算器、A !
 l 、 A 31・・・・・・加算器。

Claims (1)

  1. 【特許請求の範囲】 入力信号を順次遅延した各遅延信号に対し所定の演算処
    理を行う信号処理回路を複数の別個の集積回路によって
    構成する場合における各集積回路であって、 入力信号あるいは前段からの遅延信号に対して各々所定
    時間遅延した遅延信号を発生する遅延手段を有し、該各
    遅延信号に対し所定の演算処理を行うと共に、前記遅延
    手段における各遅延出力の内、最も遅延時間の長い遅延
    信号よりも所定時間だけ遅延時間の短い遅延信号を次段
    の集積回路への遅延信号として出力するようにしたこと
    を特徴とする信号処理集積回路。
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