JPH053771B2 - - Google Patents
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- JPH053771B2 JPH053771B2 JP15381783A JP15381783A JPH053771B2 JP H053771 B2 JPH053771 B2 JP H053771B2 JP 15381783 A JP15381783 A JP 15381783A JP 15381783 A JP15381783 A JP 15381783A JP H053771 B2 JPH053771 B2 JP H053771B2
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- 238000005070 sampling Methods 0.000 claims description 16
- 238000013139 quantization Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
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- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
「産業上の利用分野」
この発明は、例えばビデオ信号のデイジタル化
に適用されるＡ／Ｄ変換回路に関する。 「背景技術とその問題点」 従来のＡ／Ｄ（アナログ→デイジタル）変換は、
所定の標本化周波数で標本化するのが一般的であ
り、所望の語長のＡ／Ｄ変換器が用いられてい
た。したがつて、語長の長いＡ／Ｄ変換を行なう
場合、その語長のＡ／Ｄ変換器を用いねばならな
い。しかしながら、語長が長いＡ／Ｄ変換では、
アパーチヤタイムがきびしくなる。 アナログ入力信号が量子化ステツプΔの幅を横
切る時間内に、Ａ／Ｄ変換を終えないと、正確な
Ａ／Ｄ変換を行なうことができない。例えば、第
１図に示すようなs／２（s：サンプリング周波
数）の周波数で、Ａ／Ｄ変換器のダイナミツクレ
ンジのでいつぱいに振れる正弦波信号を考える。
この正弦波信号のうちで、零クロス点での傾斜が
レベル変化の最も急な部分となる。この零クロス
点でのＡ／Ｄ変換をできれば、この正弦波のＡ／
Ｄ変換を行なうことができる。第２図に拡大して
示すように、零クロス点での傾斜が量子化ステツ
プΔの変化を生じる時間Ta内でＡ／Ｄ変換を終
えれば良い。この時間Taをアパーチヤタイムと
呼ぶ。正弦波の場合、傾斜が１であり、したがつ
て、アパーチヤタイムTaは、語長が１ビツト増
すごとに、1/2となり、語長に反比例する関係と
なる。 ビデオ信号の標準的なＡ／Ｄ変換である（s＝
13.5MHz、語長：８ビツト）の場合では、最上位
ビツトが極性を示すサインビツトとなるので、 Δ＝１／27＝0.0078125 Ta＝0.0078125rad となる。s／２＝6.75MHzより、入力信号の
2πrad.は、148.1nsecであるから、アパーチヤタ
イムは Ta＝0.184nsec となる。また、語長を９ビツトとすると、アパー
チヤタイムは Ta＝0.092nsec となる。 ビデオ信号のように、高速のＡ／Ｄ変換を必要
とする領域では、語長が１ビツト増加すると、上
述のように、非常に短い時間の変換が要求され、
Ａ／Ｄ変換回路を構成するうえで困難さがきわめ
て増加する。Ａ／Ｄ変換器の変換速度が足りない
時は、前段にサンプルホールド回路を設けること
が一般的である。しかし、この方法は、回路的な
難しさがＡ／Ｄ変換器からサンプルホールド回路
に移るだけで、本質的な解決とならない。つま
り、サンプルホールド回路は、アパーチヤタイム
Ta内でサンプリングを確定する必要がある。 「発明の目的」 この発明は、出力の語長より短かい語長のＡ／
Ｄ変換器を用いることができ、ハードウエアの規
模が小さくされたＡ／Ｄ変換回路の提供を目的と
するものである。 「発明の概要」 この発明は、所望の標本化周波数sのＬ倍の周
波数hで、所望の語長（Ｂ＋α）ビツトより少
ない語長ＢビツトのＡ／Ｄ変換器を用い、この
Ａ／Ｄ変換器の出力をデイジタルフイルタに供給
することにより、（Ｂ＋α）ビツトのＡ／Ｄ変換
と等価なＡ／Ｄ変換を行なうものである。これと
共に、デイジタルフイルタでの積和演算を標本化
周波数sで行なうために、データレートを１／Ｌに 間引くようにしたものものである。 「実施例」 第３図は、この発明の一実施例を示すものであ
る。第３図において、１で示す入力端子にアナロ
グ入力信号が供給され、ローパスフイルタ２によ
つて帯域制限され、Ａ／Ｄ変換器３に入力され
る。 このＡ／Ｄ変換器３は、所望の標本化周波数s
のＬ倍の周波数hで、所望の語長（Ｂ＋α）よ
り短い語長ＢのＡ／Ｄ変換を行なう。このＡ／Ｄ
変換器３の出力が周波数hのクロツクをシフト
クロツクとして動作するシフトレジスタ４に直列
に入力される。このシフトレジスタ４から導出さ
れた各タツプの出力が周波数sのクロツクをラツ
チパルスとして動作するラツチに供給され、この
ラツチの夫々の出力が所定の重み付け係数が乗じ
られる乗算器に供給される。第３図で５は、複数
のラツチからなるラツチ群、６は、夫々所定の重
み付け係数を乗じる複数の乗算器からなる乗算器
群を示している。この乗算器群６の出力が加算器
７に供給され、加算器７から出力端子８が導出さ
れる。この出力端子８に、標本化周波数がsで
（Ｂ＋α）ビツトの所望のデイジタルデータが得
られる。 このシフトレジスタ４、乗算器群６、加算回路
７は、第４図に示すように、単位遅延素子の複数
個が縦続接続された遅延回路９、重み付けを行な
う乗算器群１０、加算器１１からなるトランスバ
ーサル型のFIRフイルタを構成するものであり、
このデイジタルフイルタは、ローパスフイルタの
構成とされている。 上述のＡ／Ｄ変換器３の出力をデイジタルフイ
ルタに供給するこの発明の一実施例について更に
詳述する。今、入力アナログ信号がローパスフイ
ルタ２によつて、第５図Ａに示すように、s／２
に帯域制限されたものとする。Ａ／Ｄ変換器３
は、周波数hのクロツクにより動作するが、そ
のアパーチヤタイムは、Ｂビツトの周波数sで動
作するＡ／Ｄ変換器と同程度で良い。つまり、ア
パーチヤタイムは、サンプリング周波数と直接に
関係せず、入力信号の帯域と語長にのみ依存す
る。 また、Ａ／Ｄ変換器３により生じる量子化雑音
は、一般に白色雑音と近似することができ、第５
図Ｂに示すように、振幅は、一様分布すると考え
る。この雑音の平均ｍと分散σ2は、 ｍ＝０，σ2＝Δ2／12 となることが知られている。そして、このような
雑音がｈ（ｚ）のシステム関数を持つデイジタル
フイルタに入力された場合、その出力における雑
音は、 mDF＝０、σ2 DF＝Δ2／12・∞ 〓i=-∞ ―ｈ（ｉ）―2 となる。分散は、周波数軸上で σ2 DF＝Δ2／12.2π∫〓-〓―Ｈ（ej〓）―2dω と表わすことができる。これは、デイジタルフイ
ルタの周波数特性が囲むパワーを意味している。 即ち、デイジタルフイルタが正規化周波数
0.125の理想ローパスフイルタならば、出力雑音
分散σ2 DFは、入力雑音分散σ2の1/4となる。これ
は、振幅で1/2に相当し、入力より出力では、
Ｓ／Ｎが１ビツト分改善されることを意味する。
一般的に、正規化周波数１／Ｐの理想ローパスフイ ルタにより、出力雑音分散は、入力雑音分散の
２／Ｐとなり、振幅では
に適用されるＡ／Ｄ変換回路に関する。 「背景技術とその問題点」 従来のＡ／Ｄ（アナログ→デイジタル）変換は、
所定の標本化周波数で標本化するのが一般的であ
り、所望の語長のＡ／Ｄ変換器が用いられてい
た。したがつて、語長の長いＡ／Ｄ変換を行なう
場合、その語長のＡ／Ｄ変換器を用いねばならな
い。しかしながら、語長が長いＡ／Ｄ変換では、
アパーチヤタイムがきびしくなる。 アナログ入力信号が量子化ステツプΔの幅を横
切る時間内に、Ａ／Ｄ変換を終えないと、正確な
Ａ／Ｄ変換を行なうことができない。例えば、第
１図に示すようなs／２（s：サンプリング周波
数）の周波数で、Ａ／Ｄ変換器のダイナミツクレ
ンジのでいつぱいに振れる正弦波信号を考える。
この正弦波信号のうちで、零クロス点での傾斜が
レベル変化の最も急な部分となる。この零クロス
点でのＡ／Ｄ変換をできれば、この正弦波のＡ／
Ｄ変換を行なうことができる。第２図に拡大して
示すように、零クロス点での傾斜が量子化ステツ
プΔの変化を生じる時間Ta内でＡ／Ｄ変換を終
えれば良い。この時間Taをアパーチヤタイムと
呼ぶ。正弦波の場合、傾斜が１であり、したがつ
て、アパーチヤタイムTaは、語長が１ビツト増
すごとに、1/2となり、語長に反比例する関係と
なる。 ビデオ信号の標準的なＡ／Ｄ変換である（s＝
13.5MHz、語長：８ビツト）の場合では、最上位
ビツトが極性を示すサインビツトとなるので、 Δ＝１／27＝0.0078125 Ta＝0.0078125rad となる。s／２＝6.75MHzより、入力信号の
2πrad.は、148.1nsecであるから、アパーチヤタ
イムは Ta＝0.184nsec となる。また、語長を９ビツトとすると、アパー
チヤタイムは Ta＝0.092nsec となる。 ビデオ信号のように、高速のＡ／Ｄ変換を必要
とする領域では、語長が１ビツト増加すると、上
述のように、非常に短い時間の変換が要求され、
Ａ／Ｄ変換回路を構成するうえで困難さがきわめ
て増加する。Ａ／Ｄ変換器の変換速度が足りない
時は、前段にサンプルホールド回路を設けること
が一般的である。しかし、この方法は、回路的な
難しさがＡ／Ｄ変換器からサンプルホールド回路
に移るだけで、本質的な解決とならない。つま
り、サンプルホールド回路は、アパーチヤタイム
Ta内でサンプリングを確定する必要がある。 「発明の目的」 この発明は、出力の語長より短かい語長のＡ／
Ｄ変換器を用いることができ、ハードウエアの規
模が小さくされたＡ／Ｄ変換回路の提供を目的と
するものである。 「発明の概要」 この発明は、所望の標本化周波数sのＬ倍の周
波数hで、所望の語長（Ｂ＋α）ビツトより少
ない語長ＢビツトのＡ／Ｄ変換器を用い、この
Ａ／Ｄ変換器の出力をデイジタルフイルタに供給
することにより、（Ｂ＋α）ビツトのＡ／Ｄ変換
と等価なＡ／Ｄ変換を行なうものである。これと
共に、デイジタルフイルタでの積和演算を標本化
周波数sで行なうために、データレートを１／Ｌに 間引くようにしたものものである。 「実施例」 第３図は、この発明の一実施例を示すものであ
る。第３図において、１で示す入力端子にアナロ
グ入力信号が供給され、ローパスフイルタ２によ
つて帯域制限され、Ａ／Ｄ変換器３に入力され
る。 このＡ／Ｄ変換器３は、所望の標本化周波数s
のＬ倍の周波数hで、所望の語長（Ｂ＋α）よ
り短い語長ＢのＡ／Ｄ変換を行なう。このＡ／Ｄ
変換器３の出力が周波数hのクロツクをシフト
クロツクとして動作するシフトレジスタ４に直列
に入力される。このシフトレジスタ４から導出さ
れた各タツプの出力が周波数sのクロツクをラツ
チパルスとして動作するラツチに供給され、この
ラツチの夫々の出力が所定の重み付け係数が乗じ
られる乗算器に供給される。第３図で５は、複数
のラツチからなるラツチ群、６は、夫々所定の重
み付け係数を乗じる複数の乗算器からなる乗算器
群を示している。この乗算器群６の出力が加算器
７に供給され、加算器７から出力端子８が導出さ
れる。この出力端子８に、標本化周波数がsで
（Ｂ＋α）ビツトの所望のデイジタルデータが得
られる。 このシフトレジスタ４、乗算器群６、加算回路
７は、第４図に示すように、単位遅延素子の複数
個が縦続接続された遅延回路９、重み付けを行な
う乗算器群１０、加算器１１からなるトランスバ
ーサル型のFIRフイルタを構成するものであり、
このデイジタルフイルタは、ローパスフイルタの
構成とされている。 上述のＡ／Ｄ変換器３の出力をデイジタルフイ
ルタに供給するこの発明の一実施例について更に
詳述する。今、入力アナログ信号がローパスフイ
ルタ２によつて、第５図Ａに示すように、s／２
に帯域制限されたものとする。Ａ／Ｄ変換器３
は、周波数hのクロツクにより動作するが、そ
のアパーチヤタイムは、Ｂビツトの周波数sで動
作するＡ／Ｄ変換器と同程度で良い。つまり、ア
パーチヤタイムは、サンプリング周波数と直接に
関係せず、入力信号の帯域と語長にのみ依存す
る。 また、Ａ／Ｄ変換器３により生じる量子化雑音
は、一般に白色雑音と近似することができ、第５
図Ｂに示すように、振幅は、一様分布すると考え
る。この雑音の平均ｍと分散σ2は、 ｍ＝０，σ2＝Δ2／12 となることが知られている。そして、このような
雑音がｈ（ｚ）のシステム関数を持つデイジタル
フイルタに入力された場合、その出力における雑
音は、 mDF＝０、σ2 DF＝Δ2／12・∞ 〓i=-∞ ―ｈ（ｉ）―2 となる。分散は、周波数軸上で σ2 DF＝Δ2／12.2π∫〓-〓―Ｈ（ej〓）―2dω と表わすことができる。これは、デイジタルフイ
ルタの周波数特性が囲むパワーを意味している。 即ち、デイジタルフイルタが正規化周波数
0.125の理想ローパスフイルタならば、出力雑音
分散σ2 DFは、入力雑音分散σ2の1/4となる。これ
は、振幅で1/2に相当し、入力より出力では、
Ｓ／Ｎが１ビツト分改善されることを意味する。
一般的に、正規化周波数１／Ｐの理想ローパスフイ ルタにより、出力雑音分散は、入力雑音分散の
２／Ｐとなり、振幅では
【式】よつてＳ／Ｎが
【式】ビツト分改善されるのである。
さて、この発明の一実施例では、Ａ／Ｄ変換器
３の出力信号は、h／sだけ、情報に冗長度があ り、デイジタルフイルタによつてs／２に帯域制
限すれば、sのレートに変換することができる。
これによつて、上述の説明から明かなように、
３の出力信号は、h／sだけ、情報に冗長度があ り、デイジタルフイルタによつてs／２に帯域制
限すれば、sのレートに変換することができる。
これによつて、上述の説明から明かなように、
【式】ビツト分Ｓ／Ｎを改善すること
ができる。（h＝4s）の時に、１ビツト分Ｓ／Ｎ
を改善することができ、（Ｂ＋１）ビツトの語長
のＡ／Ｄ変換と等価なＡ／Ｄ変換を行なうことが
できる。 ところで、データの標本化周波数がhの場合、
デイジタルフイルタは、１／hの時間内に例えばＮ 回の演算を行なわねばならず、この高速演算によ
つてデイジタルフイルタのハードウエアが非常に
大きなものとなる。しかし、最終的な出力の標本
化周波数は、sで良いので、デイジタルフイルタ
の演算を間引くことができる。つまり、第４図に
示す構成のFIRフイルタでは、出力の１個につい
て、タツプ数分の乗算及び加算が必要であるが、
出力が不要であれば、その出力のための積和演算
が不要となる。この例では、ラツチ群５によつて
シフトレジスタ４の各タツプの出力を間引いてい
る。このようにして、ＮタツプのFIRフイルタの
場合では、出力１個当りの演算量がＮ回からＮ・
s／hに減少する。言い換えれば、１／sの時間で
、 Ｎ・Ｍ回の積和演算を行なえば良い。例えば
（s：h＝１：４）の時は、シフトレジスタ４の
４クロツクごとに１個の割合で、シフトレジスタ
４の各タツプの出力がラツチ群５に取り込まれ、
ラツチ群５の各ラツチの出力が積和演算される。 この積和演算を行なう乗算器群６の各乗算器に
対する入力までは、語長がＢビツトであり、その
出力の語長が（Ｂ＋α＋β）ビツトとなる。ここ
で、αは、
を改善することができ、（Ｂ＋１）ビツトの語長
のＡ／Ｄ変換と等価なＡ／Ｄ変換を行なうことが
できる。 ところで、データの標本化周波数がhの場合、
デイジタルフイルタは、１／hの時間内に例えばＮ 回の演算を行なわねばならず、この高速演算によ
つてデイジタルフイルタのハードウエアが非常に
大きなものとなる。しかし、最終的な出力の標本
化周波数は、sで良いので、デイジタルフイルタ
の演算を間引くことができる。つまり、第４図に
示す構成のFIRフイルタでは、出力の１個につい
て、タツプ数分の乗算及び加算が必要であるが、
出力が不要であれば、その出力のための積和演算
が不要となる。この例では、ラツチ群５によつて
シフトレジスタ４の各タツプの出力を間引いてい
る。このようにして、ＮタツプのFIRフイルタの
場合では、出力１個当りの演算量がＮ回からＮ・
s／hに減少する。言い換えれば、１／sの時間で
、 Ｎ・Ｍ回の積和演算を行なえば良い。例えば
（s：h＝１：４）の時は、シフトレジスタ４の
４クロツクごとに１個の割合で、シフトレジスタ
４の各タツプの出力がラツチ群５に取り込まれ、
ラツチ群５の各ラツチの出力が積和演算される。 この積和演算を行なう乗算器群６の各乗算器に
対する入力までは、語長がＢビツトであり、その
出力の語長が（Ｂ＋α＋β）ビツトとなる。ここ
で、αは、
【式】というように、Ｓ／
Ｎ比の改善度で決まるビツト数であり、βは、係
数乗算後、加算完了まで付加される必要があるビ
ツト数である。このビツト数βは、係数乗算後の
語長制限により、新たに発生する雑音が無視でき
る程度に選ばれる。この雑音は、演算語長分の量
子化雑音に相当するもので、各乗算器出力で加算
的に発生し、演算後丸めるとして mMPY＝０ σ2 MPY＝Ｎ・Δ′2／12 （Δ′：Ｂ＋α＋βの量子化ステツプ） なる平均、分散を有する。例えば（タツプ数Ｎ＝
16）とし、雑音レベルを1/4に抑えるとすると、
βは、log2√16×４から３ビツトとなる。更に、
語長制限を行なわないで、出力端子８に所望の語
長（Ｂ＋αビツト）より長い語長の出力を得るよ
うにしても良い。この余分なビツトは、ノイズレ
ベルとなるため、無意味な値となるが、この出力
デイジタル信号を受ける処理装置にとつて、この
余分なビツトがデイザとして働き、有効に利用す
ることができる場合がある。 「応用例」 Ａ／Ｄ変換器を構成するデイジタルフイルタ
は、Ｙ／Ｃ分離フイルタ、輪郭強調用フイルタな
ど他の目的のものと兼用するようにしても良い。 また、周波数sとhとが簡単な整数比でない時
でもこの発明を適用することができる。例えば
（s：h）＝（３：４）の時には、シフトレジスタ
４の４クロツクに３回の割合でデータをラツチ群
５に取り込むようにすれば良い。 「発明の効果」 この発明は、出力の語長より短い語長で、この
語長に応じたアパーチヤタイムのＡ／Ｄ変換器を
用い、標本化周波数をＬ倍にとつてＡ／Ｄ変換
し、また、間引き処理を行なつてデイジタルフイ
ルタによつて帯域制限を行なうものである。この
発明に依れば、Ａ／Ｄ変換器及びデイジタルフイ
ルタのハードウエアが大規模とならず、語長が
log2√ビツト長くされた出力データを得ること
ができる。 例えば（s＝14MHz）のはずのビデオ信号を
（h＝100MHz）の周波数で標本化して、デイジ
タルフイルタで帯域制限すれば、語長が約1.4ビ
ツト長くなる。（s＝44KHz）のはずのオーデイ
オ信号を（h＝9MHz）の周波数で標本化して、
デイジタルフイルタで帯域制限すれば、語長が約
４ビツト長くなる。
数乗算後、加算完了まで付加される必要があるビ
ツト数である。このビツト数βは、係数乗算後の
語長制限により、新たに発生する雑音が無視でき
る程度に選ばれる。この雑音は、演算語長分の量
子化雑音に相当するもので、各乗算器出力で加算
的に発生し、演算後丸めるとして mMPY＝０ σ2 MPY＝Ｎ・Δ′2／12 （Δ′：Ｂ＋α＋βの量子化ステツプ） なる平均、分散を有する。例えば（タツプ数Ｎ＝
16）とし、雑音レベルを1/4に抑えるとすると、
βは、log2√16×４から３ビツトとなる。更に、
語長制限を行なわないで、出力端子８に所望の語
長（Ｂ＋αビツト）より長い語長の出力を得るよ
うにしても良い。この余分なビツトは、ノイズレ
ベルとなるため、無意味な値となるが、この出力
デイジタル信号を受ける処理装置にとつて、この
余分なビツトがデイザとして働き、有効に利用す
ることができる場合がある。 「応用例」 Ａ／Ｄ変換器を構成するデイジタルフイルタ
は、Ｙ／Ｃ分離フイルタ、輪郭強調用フイルタな
ど他の目的のものと兼用するようにしても良い。 また、周波数sとhとが簡単な整数比でない時
でもこの発明を適用することができる。例えば
（s：h）＝（３：４）の時には、シフトレジスタ
４の４クロツクに３回の割合でデータをラツチ群
５に取り込むようにすれば良い。 「発明の効果」 この発明は、出力の語長より短い語長で、この
語長に応じたアパーチヤタイムのＡ／Ｄ変換器を
用い、標本化周波数をＬ倍にとつてＡ／Ｄ変換
し、また、間引き処理を行なつてデイジタルフイ
ルタによつて帯域制限を行なうものである。この
発明に依れば、Ａ／Ｄ変換器及びデイジタルフイ
ルタのハードウエアが大規模とならず、語長が
log2√ビツト長くされた出力データを得ること
ができる。 例えば（s＝14MHz）のはずのビデオ信号を
（h＝100MHz）の周波数で標本化して、デイジ
タルフイルタで帯域制限すれば、語長が約1.4ビ
ツト長くなる。（s＝44KHz）のはずのオーデイ
オ信号を（h＝9MHz）の周波数で標本化して、
デイジタルフイルタで帯域制限すれば、語長が約
４ビツト長くなる。
第１図及び第２図はＡ／Ｄ変換器のアパーチヤ
タイムの説明に用いる波形図、第３図はこの発明
の一実施例のブロツク図、第４図はこの発明の一
実施例のデイジタルフイルタの説明に用いるブロ
ツク図、第５図はこの発明の説明に用いるグラフ
である。 １……入力端子、３……Ａ／Ｄ変換器、４……
シフトレジスタ、５……ラツチ群、６……乗算器
群、７……加算器、８……出力端子。
タイムの説明に用いる波形図、第３図はこの発明
の一実施例のブロツク図、第４図はこの発明の一
実施例のデイジタルフイルタの説明に用いるブロ
ツク図、第５図はこの発明の説明に用いるグラフ
である。 １……入力端子、３……Ａ／Ｄ変換器、４……
シフトレジスタ、５……ラツチ群、６……乗算器
群、７……加算器、８……出力端子。
Claims (1)
- １ 所望の標本化周波数sのＬ倍の周波数hで、
所望の語長（Ｂ＋α）ビツトより少ない語長Ｂビ
ツトのＡ／Ｄ変換を行うＡ／Ｄ変換器と、この
Ａ／Ｄ変換器の出力が供給され、Ｎ個のタツプを
有し、上記周波数hのシフトクロツクで動作す
るシフトレジスタと、上記Ａ／Ｄ変換器と異なる
サンプリング周波数でラツチし、上記シフトレジ
スタの上記Ｎ個のタツプの出力を１／Ｌに間引く
ためのラツチ回路と、所定の重み付け係数を乗じ
る乗算器及び上記乗算器の出力を加算する加算器
とからなり、上記ラツチ回路の出力が供給される
積和回路とを備え、上記積和回路は、FIRデイジ
タルフイルタの演算を上記所望の標本化周波数s
のレートで行い、少なくとも、上記所望の語長
（Ｂ＋α）ビツトのデイジタルデータを出力する
構成とされたＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15381783A JPS6046126A (ja) | 1983-08-23 | 1983-08-23 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15381783A JPS6046126A (ja) | 1983-08-23 | 1983-08-23 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6046126A JPS6046126A (ja) | 1985-03-12 |
| JPH053771B2 true JPH053771B2 (ja) | 1993-01-18 |
Family
ID=15570736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15381783A Granted JPS6046126A (ja) | 1983-08-23 | 1983-08-23 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046126A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109821A (ja) * | 1989-09-25 | 1991-05-09 | Fuji Electric Co Ltd | Ａ―ｄ変換方法 |
| JPH04103729U (ja) * | 1991-01-29 | 1992-09-07 | 東洋電機製造株式会社 | デジタル高精度電圧検出回路 |
| US6317071B1 (en) * | 2000-08-22 | 2001-11-13 | Lucent Technologies Inc. | Method and apparatus for analog-to-digital conversion by combining digital sample values |
| CN104769846A (zh) * | 2012-11-01 | 2015-07-08 | 三菱电机株式会社 | 变换装置、外围装置以及可编程控制器 |
-
1983
- 1983-08-23 JP JP15381783A patent/JPS6046126A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6046126A (ja) | 1985-03-12 |
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