JPH053771B2 - - Google Patents
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- JPH053771B2 JPH053771B2 JP15381783A JP15381783A JPH053771B2 JP H053771 B2 JPH053771 B2 JP H053771B2 JP 15381783 A JP15381783 A JP 15381783A JP 15381783 A JP15381783 A JP 15381783A JP H053771 B2 JPH053771 B2 JP H053771B2
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- 238000005070 sampling Methods 0.000 claims description 16
- 238000013139 quantization Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
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- 230000007423 decrease Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
「産業上の利用分野」
この発明は、例えばビデオ信号のデイジタル化
に適用されるA/D変換回路に関する。 「背景技術とその問題点」 従来のA/D(アナログ→デイジタル)変換は、
所定の標本化周波数で標本化するのが一般的であ
り、所望の語長のA/D変換器が用いられてい
た。したがつて、語長の長いA/D変換を行なう
場合、その語長のA/D変換器を用いねばならな
い。しかしながら、語長が長いA/D変換では、
アパーチヤタイムがきびしくなる。 アナログ入力信号が量子化ステツプΔの幅を横
切る時間内に、A/D変換を終えないと、正確な
A/D変換を行なうことができない。例えば、第
1図に示すようなs/2(s:サンプリング周波
数)の周波数で、A/D変換器のダイナミツクレ
ンジのでいつぱいに振れる正弦波信号を考える。
この正弦波信号のうちで、零クロス点での傾斜が
レベル変化の最も急な部分となる。この零クロス
点でのA/D変換をできれば、この正弦波のA/
D変換を行なうことができる。第2図に拡大して
示すように、零クロス点での傾斜が量子化ステツ
プΔの変化を生じる時間Ta内でA/D変換を終
えれば良い。この時間Taをアパーチヤタイムと
呼ぶ。正弦波の場合、傾斜が1であり、したがつ
て、アパーチヤタイムTaは、語長が1ビツト増
すごとに、1/2となり、語長に反比例する関係と
なる。 ビデオ信号の標準的なA/D変換である(s=
13.5MHz、語長:8ビツト)の場合では、最上位
ビツトが極性を示すサインビツトとなるので、 Δ=1/27=0.0078125 Ta=0.0078125rad となる。s/2=6.75MHzより、入力信号の
2πrad.は、148.1nsecであるから、アパーチヤタ
イムは Ta=0.184nsec となる。また、語長を9ビツトとすると、アパー
チヤタイムは Ta=0.092nsec となる。 ビデオ信号のように、高速のA/D変換を必要
とする領域では、語長が1ビツト増加すると、上
述のように、非常に短い時間の変換が要求され、
A/D変換回路を構成するうえで困難さがきわめ
て増加する。A/D変換器の変換速度が足りない
時は、前段にサンプルホールド回路を設けること
が一般的である。しかし、この方法は、回路的な
難しさがA/D変換器からサンプルホールド回路
に移るだけで、本質的な解決とならない。つま
り、サンプルホールド回路は、アパーチヤタイム
Ta内でサンプリングを確定する必要がある。 「発明の目的」 この発明は、出力の語長より短かい語長のA/
D変換器を用いることができ、ハードウエアの規
模が小さくされたA/D変換回路の提供を目的と
するものである。 「発明の概要」 この発明は、所望の標本化周波数sのL倍の周
波数hで、所望の語長(B+α)ビツトより少
ない語長BビツトのA/D変換器を用い、この
A/D変換器の出力をデイジタルフイルタに供給
することにより、(B+α)ビツトのA/D変換
と等価なA/D変換を行なうものである。これと
共に、デイジタルフイルタでの積和演算を標本化
周波数sで行なうために、データレートを1/Lに 間引くようにしたものものである。 「実施例」 第3図は、この発明の一実施例を示すものであ
る。第3図において、1で示す入力端子にアナロ
グ入力信号が供給され、ローパスフイルタ2によ
つて帯域制限され、A/D変換器3に入力され
る。 このA/D変換器3は、所望の標本化周波数s
のL倍の周波数hで、所望の語長(B+α)よ
り短い語長BのA/D変換を行なう。このA/D
変換器3の出力が周波数hのクロツクをシフト
クロツクとして動作するシフトレジスタ4に直列
に入力される。このシフトレジスタ4から導出さ
れた各タツプの出力が周波数sのクロツクをラツ
チパルスとして動作するラツチに供給され、この
ラツチの夫々の出力が所定の重み付け係数が乗じ
られる乗算器に供給される。第3図で5は、複数
のラツチからなるラツチ群、6は、夫々所定の重
み付け係数を乗じる複数の乗算器からなる乗算器
群を示している。この乗算器群6の出力が加算器
7に供給され、加算器7から出力端子8が導出さ
れる。この出力端子8に、標本化周波数がsで
(B+α)ビツトの所望のデイジタルデータが得
られる。 このシフトレジスタ4、乗算器群6、加算回路
7は、第4図に示すように、単位遅延素子の複数
個が縦続接続された遅延回路9、重み付けを行な
う乗算器群10、加算器11からなるトランスバ
ーサル型のFIRフイルタを構成するものであり、
このデイジタルフイルタは、ローパスフイルタの
構成とされている。 上述のA/D変換器3の出力をデイジタルフイ
ルタに供給するこの発明の一実施例について更に
詳述する。今、入力アナログ信号がローパスフイ
ルタ2によつて、第5図Aに示すように、s/2
に帯域制限されたものとする。A/D変換器3
は、周波数hのクロツクにより動作するが、そ
のアパーチヤタイムは、Bビツトの周波数sで動
作するA/D変換器と同程度で良い。つまり、ア
パーチヤタイムは、サンプリング周波数と直接に
関係せず、入力信号の帯域と語長にのみ依存す
る。 また、A/D変換器3により生じる量子化雑音
は、一般に白色雑音と近似することができ、第5
図Bに示すように、振幅は、一様分布すると考え
る。この雑音の平均mと分散σ2は、 m=0,σ2=Δ2/12 となることが知られている。そして、このような
雑音がh(z)のシステム関数を持つデイジタル
フイルタに入力された場合、その出力における雑
音は、 mDF=0、σ2 DF=Δ2/12・∞ 〓i=-∞ ―h(i)―2 となる。分散は、周波数軸上で σ2 DF=Δ2/12.2π∫〓-〓―H(ej〓)―2dω と表わすことができる。これは、デイジタルフイ
ルタの周波数特性が囲むパワーを意味している。 即ち、デイジタルフイルタが正規化周波数
0.125の理想ローパスフイルタならば、出力雑音
分散σ2 DFは、入力雑音分散σ2の1/4となる。これ
は、振幅で1/2に相当し、入力より出力では、
S/Nが1ビツト分改善されることを意味する。
一般的に、正規化周波数1/Pの理想ローパスフイ ルタにより、出力雑音分散は、入力雑音分散の
2/Pとなり、振幅では
に適用されるA/D変換回路に関する。 「背景技術とその問題点」 従来のA/D(アナログ→デイジタル)変換は、
所定の標本化周波数で標本化するのが一般的であ
り、所望の語長のA/D変換器が用いられてい
た。したがつて、語長の長いA/D変換を行なう
場合、その語長のA/D変換器を用いねばならな
い。しかしながら、語長が長いA/D変換では、
アパーチヤタイムがきびしくなる。 アナログ入力信号が量子化ステツプΔの幅を横
切る時間内に、A/D変換を終えないと、正確な
A/D変換を行なうことができない。例えば、第
1図に示すようなs/2(s:サンプリング周波
数)の周波数で、A/D変換器のダイナミツクレ
ンジのでいつぱいに振れる正弦波信号を考える。
この正弦波信号のうちで、零クロス点での傾斜が
レベル変化の最も急な部分となる。この零クロス
点でのA/D変換をできれば、この正弦波のA/
D変換を行なうことができる。第2図に拡大して
示すように、零クロス点での傾斜が量子化ステツ
プΔの変化を生じる時間Ta内でA/D変換を終
えれば良い。この時間Taをアパーチヤタイムと
呼ぶ。正弦波の場合、傾斜が1であり、したがつ
て、アパーチヤタイムTaは、語長が1ビツト増
すごとに、1/2となり、語長に反比例する関係と
なる。 ビデオ信号の標準的なA/D変換である(s=
13.5MHz、語長:8ビツト)の場合では、最上位
ビツトが極性を示すサインビツトとなるので、 Δ=1/27=0.0078125 Ta=0.0078125rad となる。s/2=6.75MHzより、入力信号の
2πrad.は、148.1nsecであるから、アパーチヤタ
イムは Ta=0.184nsec となる。また、語長を9ビツトとすると、アパー
チヤタイムは Ta=0.092nsec となる。 ビデオ信号のように、高速のA/D変換を必要
とする領域では、語長が1ビツト増加すると、上
述のように、非常に短い時間の変換が要求され、
A/D変換回路を構成するうえで困難さがきわめ
て増加する。A/D変換器の変換速度が足りない
時は、前段にサンプルホールド回路を設けること
が一般的である。しかし、この方法は、回路的な
難しさがA/D変換器からサンプルホールド回路
に移るだけで、本質的な解決とならない。つま
り、サンプルホールド回路は、アパーチヤタイム
Ta内でサンプリングを確定する必要がある。 「発明の目的」 この発明は、出力の語長より短かい語長のA/
D変換器を用いることができ、ハードウエアの規
模が小さくされたA/D変換回路の提供を目的と
するものである。 「発明の概要」 この発明は、所望の標本化周波数sのL倍の周
波数hで、所望の語長(B+α)ビツトより少
ない語長BビツトのA/D変換器を用い、この
A/D変換器の出力をデイジタルフイルタに供給
することにより、(B+α)ビツトのA/D変換
と等価なA/D変換を行なうものである。これと
共に、デイジタルフイルタでの積和演算を標本化
周波数sで行なうために、データレートを1/Lに 間引くようにしたものものである。 「実施例」 第3図は、この発明の一実施例を示すものであ
る。第3図において、1で示す入力端子にアナロ
グ入力信号が供給され、ローパスフイルタ2によ
つて帯域制限され、A/D変換器3に入力され
る。 このA/D変換器3は、所望の標本化周波数s
のL倍の周波数hで、所望の語長(B+α)よ
り短い語長BのA/D変換を行なう。このA/D
変換器3の出力が周波数hのクロツクをシフト
クロツクとして動作するシフトレジスタ4に直列
に入力される。このシフトレジスタ4から導出さ
れた各タツプの出力が周波数sのクロツクをラツ
チパルスとして動作するラツチに供給され、この
ラツチの夫々の出力が所定の重み付け係数が乗じ
られる乗算器に供給される。第3図で5は、複数
のラツチからなるラツチ群、6は、夫々所定の重
み付け係数を乗じる複数の乗算器からなる乗算器
群を示している。この乗算器群6の出力が加算器
7に供給され、加算器7から出力端子8が導出さ
れる。この出力端子8に、標本化周波数がsで
(B+α)ビツトの所望のデイジタルデータが得
られる。 このシフトレジスタ4、乗算器群6、加算回路
7は、第4図に示すように、単位遅延素子の複数
個が縦続接続された遅延回路9、重み付けを行な
う乗算器群10、加算器11からなるトランスバ
ーサル型のFIRフイルタを構成するものであり、
このデイジタルフイルタは、ローパスフイルタの
構成とされている。 上述のA/D変換器3の出力をデイジタルフイ
ルタに供給するこの発明の一実施例について更に
詳述する。今、入力アナログ信号がローパスフイ
ルタ2によつて、第5図Aに示すように、s/2
に帯域制限されたものとする。A/D変換器3
は、周波数hのクロツクにより動作するが、そ
のアパーチヤタイムは、Bビツトの周波数sで動
作するA/D変換器と同程度で良い。つまり、ア
パーチヤタイムは、サンプリング周波数と直接に
関係せず、入力信号の帯域と語長にのみ依存す
る。 また、A/D変換器3により生じる量子化雑音
は、一般に白色雑音と近似することができ、第5
図Bに示すように、振幅は、一様分布すると考え
る。この雑音の平均mと分散σ2は、 m=0,σ2=Δ2/12 となることが知られている。そして、このような
雑音がh(z)のシステム関数を持つデイジタル
フイルタに入力された場合、その出力における雑
音は、 mDF=0、σ2 DF=Δ2/12・∞ 〓i=-∞ ―h(i)―2 となる。分散は、周波数軸上で σ2 DF=Δ2/12.2π∫〓-〓―H(ej〓)―2dω と表わすことができる。これは、デイジタルフイ
ルタの周波数特性が囲むパワーを意味している。 即ち、デイジタルフイルタが正規化周波数
0.125の理想ローパスフイルタならば、出力雑音
分散σ2 DFは、入力雑音分散σ2の1/4となる。これ
は、振幅で1/2に相当し、入力より出力では、
S/Nが1ビツト分改善されることを意味する。
一般的に、正規化周波数1/Pの理想ローパスフイ ルタにより、出力雑音分散は、入力雑音分散の
2/Pとなり、振幅では
【式】よつてS/Nが
【式】ビツト分改善されるのである。
さて、この発明の一実施例では、A/D変換器
3の出力信号は、h/sだけ、情報に冗長度があ り、デイジタルフイルタによつてs/2に帯域制
限すれば、sのレートに変換することができる。
これによつて、上述の説明から明かなように、
3の出力信号は、h/sだけ、情報に冗長度があ り、デイジタルフイルタによつてs/2に帯域制
限すれば、sのレートに変換することができる。
これによつて、上述の説明から明かなように、
【式】ビツト分S/Nを改善すること
ができる。(h=4s)の時に、1ビツト分S/N
を改善することができ、(B+1)ビツトの語長
のA/D変換と等価なA/D変換を行なうことが
できる。 ところで、データの標本化周波数がhの場合、
デイジタルフイルタは、1/hの時間内に例えばN 回の演算を行なわねばならず、この高速演算によ
つてデイジタルフイルタのハードウエアが非常に
大きなものとなる。しかし、最終的な出力の標本
化周波数は、sで良いので、デイジタルフイルタ
の演算を間引くことができる。つまり、第4図に
示す構成のFIRフイルタでは、出力の1個につい
て、タツプ数分の乗算及び加算が必要であるが、
出力が不要であれば、その出力のための積和演算
が不要となる。この例では、ラツチ群5によつて
シフトレジスタ4の各タツプの出力を間引いてい
る。このようにして、NタツプのFIRフイルタの
場合では、出力1個当りの演算量がN回からN・
s/hに減少する。言い換えれば、1/sの時間で
、 N・M回の積和演算を行なえば良い。例えば
(s:h=1:4)の時は、シフトレジスタ4の
4クロツクごとに1個の割合で、シフトレジスタ
4の各タツプの出力がラツチ群5に取り込まれ、
ラツチ群5の各ラツチの出力が積和演算される。 この積和演算を行なう乗算器群6の各乗算器に
対する入力までは、語長がBビツトであり、その
出力の語長が(B+α+β)ビツトとなる。ここ
で、αは、
を改善することができ、(B+1)ビツトの語長
のA/D変換と等価なA/D変換を行なうことが
できる。 ところで、データの標本化周波数がhの場合、
デイジタルフイルタは、1/hの時間内に例えばN 回の演算を行なわねばならず、この高速演算によ
つてデイジタルフイルタのハードウエアが非常に
大きなものとなる。しかし、最終的な出力の標本
化周波数は、sで良いので、デイジタルフイルタ
の演算を間引くことができる。つまり、第4図に
示す構成のFIRフイルタでは、出力の1個につい
て、タツプ数分の乗算及び加算が必要であるが、
出力が不要であれば、その出力のための積和演算
が不要となる。この例では、ラツチ群5によつて
シフトレジスタ4の各タツプの出力を間引いてい
る。このようにして、NタツプのFIRフイルタの
場合では、出力1個当りの演算量がN回からN・
s/hに減少する。言い換えれば、1/sの時間で
、 N・M回の積和演算を行なえば良い。例えば
(s:h=1:4)の時は、シフトレジスタ4の
4クロツクごとに1個の割合で、シフトレジスタ
4の各タツプの出力がラツチ群5に取り込まれ、
ラツチ群5の各ラツチの出力が積和演算される。 この積和演算を行なう乗算器群6の各乗算器に
対する入力までは、語長がBビツトであり、その
出力の語長が(B+α+β)ビツトとなる。ここ
で、αは、
【式】というように、S/
N比の改善度で決まるビツト数であり、βは、係
数乗算後、加算完了まで付加される必要があるビ
ツト数である。このビツト数βは、係数乗算後の
語長制限により、新たに発生する雑音が無視でき
る程度に選ばれる。この雑音は、演算語長分の量
子化雑音に相当するもので、各乗算器出力で加算
的に発生し、演算後丸めるとして mMPY=0 σ2 MPY=N・Δ′2/12 (Δ′:B+α+βの量子化ステツプ) なる平均、分散を有する。例えば(タツプ数N=
16)とし、雑音レベルを1/4に抑えるとすると、
βは、log2√16×4から3ビツトとなる。更に、
語長制限を行なわないで、出力端子8に所望の語
長(B+αビツト)より長い語長の出力を得るよ
うにしても良い。この余分なビツトは、ノイズレ
ベルとなるため、無意味な値となるが、この出力
デイジタル信号を受ける処理装置にとつて、この
余分なビツトがデイザとして働き、有効に利用す
ることができる場合がある。 「応用例」 A/D変換器を構成するデイジタルフイルタ
は、Y/C分離フイルタ、輪郭強調用フイルタな
ど他の目的のものと兼用するようにしても良い。 また、周波数sとhとが簡単な整数比でない時
でもこの発明を適用することができる。例えば
(s:h)=(3:4)の時には、シフトレジスタ
4の4クロツクに3回の割合でデータをラツチ群
5に取り込むようにすれば良い。 「発明の効果」 この発明は、出力の語長より短い語長で、この
語長に応じたアパーチヤタイムのA/D変換器を
用い、標本化周波数をL倍にとつてA/D変換
し、また、間引き処理を行なつてデイジタルフイ
ルタによつて帯域制限を行なうものである。この
発明に依れば、A/D変換器及びデイジタルフイ
ルタのハードウエアが大規模とならず、語長が
log2√ビツト長くされた出力データを得ること
ができる。 例えば(s=14MHz)のはずのビデオ信号を
(h=100MHz)の周波数で標本化して、デイジ
タルフイルタで帯域制限すれば、語長が約1.4ビ
ツト長くなる。(s=44KHz)のはずのオーデイ
オ信号を(h=9MHz)の周波数で標本化して、
デイジタルフイルタで帯域制限すれば、語長が約
4ビツト長くなる。
数乗算後、加算完了まで付加される必要があるビ
ツト数である。このビツト数βは、係数乗算後の
語長制限により、新たに発生する雑音が無視でき
る程度に選ばれる。この雑音は、演算語長分の量
子化雑音に相当するもので、各乗算器出力で加算
的に発生し、演算後丸めるとして mMPY=0 σ2 MPY=N・Δ′2/12 (Δ′:B+α+βの量子化ステツプ) なる平均、分散を有する。例えば(タツプ数N=
16)とし、雑音レベルを1/4に抑えるとすると、
βは、log2√16×4から3ビツトとなる。更に、
語長制限を行なわないで、出力端子8に所望の語
長(B+αビツト)より長い語長の出力を得るよ
うにしても良い。この余分なビツトは、ノイズレ
ベルとなるため、無意味な値となるが、この出力
デイジタル信号を受ける処理装置にとつて、この
余分なビツトがデイザとして働き、有効に利用す
ることができる場合がある。 「応用例」 A/D変換器を構成するデイジタルフイルタ
は、Y/C分離フイルタ、輪郭強調用フイルタな
ど他の目的のものと兼用するようにしても良い。 また、周波数sとhとが簡単な整数比でない時
でもこの発明を適用することができる。例えば
(s:h)=(3:4)の時には、シフトレジスタ
4の4クロツクに3回の割合でデータをラツチ群
5に取り込むようにすれば良い。 「発明の効果」 この発明は、出力の語長より短い語長で、この
語長に応じたアパーチヤタイムのA/D変換器を
用い、標本化周波数をL倍にとつてA/D変換
し、また、間引き処理を行なつてデイジタルフイ
ルタによつて帯域制限を行なうものである。この
発明に依れば、A/D変換器及びデイジタルフイ
ルタのハードウエアが大規模とならず、語長が
log2√ビツト長くされた出力データを得ること
ができる。 例えば(s=14MHz)のはずのビデオ信号を
(h=100MHz)の周波数で標本化して、デイジ
タルフイルタで帯域制限すれば、語長が約1.4ビ
ツト長くなる。(s=44KHz)のはずのオーデイ
オ信号を(h=9MHz)の周波数で標本化して、
デイジタルフイルタで帯域制限すれば、語長が約
4ビツト長くなる。
第1図及び第2図はA/D変換器のアパーチヤ
タイムの説明に用いる波形図、第3図はこの発明
の一実施例のブロツク図、第4図はこの発明の一
実施例のデイジタルフイルタの説明に用いるブロ
ツク図、第5図はこの発明の説明に用いるグラフ
である。 1……入力端子、3……A/D変換器、4……
シフトレジスタ、5……ラツチ群、6……乗算器
群、7……加算器、8……出力端子。
タイムの説明に用いる波形図、第3図はこの発明
の一実施例のブロツク図、第4図はこの発明の一
実施例のデイジタルフイルタの説明に用いるブロ
ツク図、第5図はこの発明の説明に用いるグラフ
である。 1……入力端子、3……A/D変換器、4……
シフトレジスタ、5……ラツチ群、6……乗算器
群、7……加算器、8……出力端子。
Claims (1)
- 1 所望の標本化周波数sのL倍の周波数hで、
所望の語長(B+α)ビツトより少ない語長Bビ
ツトのA/D変換を行うA/D変換器と、この
A/D変換器の出力が供給され、N個のタツプを
有し、上記周波数hのシフトクロツクで動作す
るシフトレジスタと、上記A/D変換器と異なる
サンプリング周波数でラツチし、上記シフトレジ
スタの上記N個のタツプの出力を1/Lに間引く
ためのラツチ回路と、所定の重み付け係数を乗じ
る乗算器及び上記乗算器の出力を加算する加算器
とからなり、上記ラツチ回路の出力が供給される
積和回路とを備え、上記積和回路は、FIRデイジ
タルフイルタの演算を上記所望の標本化周波数s
のレートで行い、少なくとも、上記所望の語長
(B+α)ビツトのデイジタルデータを出力する
構成とされたA/D変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15381783A JPS6046126A (ja) | 1983-08-23 | 1983-08-23 | A/d変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15381783A JPS6046126A (ja) | 1983-08-23 | 1983-08-23 | A/d変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6046126A JPS6046126A (ja) | 1985-03-12 |
JPH053771B2 true JPH053771B2 (ja) | 1993-01-18 |
Family
ID=15570736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15381783A Granted JPS6046126A (ja) | 1983-08-23 | 1983-08-23 | A/d変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6046126A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH04103729U (ja) * | 1991-01-29 | 1992-09-07 | 東洋電機製造株式会社 | デジタル高精度電圧検出回路 |
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1983
- 1983-08-23 JP JP15381783A patent/JPS6046126A/ja active Granted
Also Published As
Publication number | Publication date |
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JPS6046126A (ja) | 1985-03-12 |
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