JPH06132781A - 画像処理用デジタルフィルタ - Google Patents
画像処理用デジタルフィルタInfo
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- JPH06132781A JPH06132781A JP4276002A JP27600292A JPH06132781A JP H06132781 A JPH06132781 A JP H06132781A JP 4276002 A JP4276002 A JP 4276002A JP 27600292 A JP27600292 A JP 27600292A JP H06132781 A JPH06132781 A JP H06132781A
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- Japan
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- circuit
- multiplying
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- 238000010586 diagram Methods 0.000 description 9
- 102100034033 Alpha-adducin Human genes 0.000 description 6
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 6
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 6
- 102100024348 Beta-adducin Human genes 0.000 description 5
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 1
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 1
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 1
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- 238000001914 filtration Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T5/00—Image enhancement or restoration
- G06T5/20—Image enhancement or restoration using local operators
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【目的】 回路規模を低減可能な画像処理用デジタルフ
ィルタを提供することである。 【構成】 ｋ×ｋマトリクスの各画素デ―タに各画素に
対応した各係数を乗じるための複数のビットシフタＢＳ
と、各ビットシフタＢＳの各出力デ―タを加算する第１
加算回路ＡＤＤ１と、ｋ×ｋマトリクスの中心画素の画
素デ―タｘ22に所定の係数を乗じる第１乗算回路ＭＰＹ
１と、第１加算回路ＡＤＤ１の出力デ―タに所定の係数
を乗じる第２乗算回路ＭＰＹ２と、第１乗算回路ＭＰＹ
１の出力デ―タと第２乗算回路ＭＰＹ２の出力デ―タと
を加算する第２加算回路ＡＤＤ２とを有する画像処理用
デジタルフィルタ。
ィルタを提供することである。 【構成】 ｋ×ｋマトリクスの各画素デ―タに各画素に
対応した各係数を乗じるための複数のビットシフタＢＳ
と、各ビットシフタＢＳの各出力デ―タを加算する第１
加算回路ＡＤＤ１と、ｋ×ｋマトリクスの中心画素の画
素デ―タｘ22に所定の係数を乗じる第１乗算回路ＭＰＹ
１と、第１加算回路ＡＤＤ１の出力デ―タに所定の係数
を乗じる第２乗算回路ＭＰＹ２と、第１乗算回路ＭＰＹ
１の出力デ―タと第２乗算回路ＭＰＹ２の出力デ―タと
を加算する第２加算回路ＡＤＤ２とを有する画像処理用
デジタルフィルタ。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理用デジタルフ
ィルタ、特に２次元画像処理用デジタルフィルタに関す
る。
ィルタ、特に２次元画像処理用デジタルフィルタに関す
る。
【０００２】
【従来の技術】図５は、２次元画像処理用デジタルフィ
ルタの従来例の構成を示したブロック図である。以下、
図４の説明図（図４（Ａ）はマトリクス状の画像表示面
を模式的に示した図、図４（Ｂ）は図４（Ａ）の円内に
示した３×３マトリクスの各画素Ｘ１１〜Ｘ３３を拡大
した図）を参照して、従来例の説明をする。なお、各画
素Ｘ１１〜Ｘ３３の各画素デ―タをｘ11〜ｘ33とする
（実施例においても同様とする）。
ルタの従来例の構成を示したブロック図である。以下、
図４の説明図（図４（Ａ）はマトリクス状の画像表示面
を模式的に示した図、図４（Ｂ）は図４（Ａ）の円内に
示した３×３マトリクスの各画素Ｘ１１〜Ｘ３３を拡大
した図）を参照して、従来例の説明をする。なお、各画
素Ｘ１１〜Ｘ３３の各画素デ―タをｘ11〜ｘ33とする
（実施例においても同様とする）。
【０００３】図５に示した従来例では、図４（Ｂ）の３
×３マトリクスの中心画素Ｘ２２についてデジタルフィ
ルタ処理を行う場合について示してある。ＤＬＹ１〜Ｄ
ＬＹ６は遅延回路であり、画素デ―タｘ12およびｘ11は
画素デ―タｘ13を１システムクロック周期および２シス
テムクロック周期遅延させることにより、画素デ―タｘ
22およびｘ21は画素デ―タｘ23を１システムクロック周
期および２システムクロック周期遅延させることによ
り、画素デ―タｘ32およびｘ31は画素デ―タｘ33を１シ
ステムクロック周期および２システムクロック周期遅延
させることにより、それぞれ形成される。これらの各画
素デ―タｘ11〜ｘ33は、各乗算器ＭＰＹにより各画素に
対応した各係数がそれぞれ乗じられる。各乗算出力は加
算器ＡＤＤにより加算され、その加算出力ＤＯＵＴが中
心画素Ｘ２２についてのデジタルフィルタ処理後の画素
デ―タとなる。
×３マトリクスの中心画素Ｘ２２についてデジタルフィ
ルタ処理を行う場合について示してある。ＤＬＹ１〜Ｄ
ＬＹ６は遅延回路であり、画素デ―タｘ12およびｘ11は
画素デ―タｘ13を１システムクロック周期および２シス
テムクロック周期遅延させることにより、画素デ―タｘ
22およびｘ21は画素デ―タｘ23を１システムクロック周
期および２システムクロック周期遅延させることによ
り、画素デ―タｘ32およびｘ31は画素デ―タｘ33を１シ
ステムクロック周期および２システムクロック周期遅延
させることにより、それぞれ形成される。これらの各画
素デ―タｘ11〜ｘ33は、各乗算器ＭＰＹにより各画素に
対応した各係数がそれぞれ乗じられる。各乗算出力は加
算器ＡＤＤにより加算され、その加算出力ＤＯＵＴが中
心画素Ｘ２２についてのデジタルフィルタ処理後の画素
デ―タとなる。
【０００４】
【発明が解決しようとする課題】一般的に乗算器は回路
規模が大きくなる。上記従来例では各画素Ｘ１１〜Ｘ３
３毎にこのような回路規模の大きな各乗算器ＭＰＹが必
要となるため、システム全体としても回路規模が大きく
なるという問題点があった。
規模が大きくなる。上記従来例では各画素Ｘ１１〜Ｘ３
３毎にこのような回路規模の大きな各乗算器ＭＰＹが必
要となるため、システム全体としても回路規模が大きく
なるという問題点があった。
【０００５】本発明の目的は、回路規模を低減可能な画
像処理用デジタルフィルタを提供することである。
像処理用デジタルフィルタを提供することである。
【０００６】
【課題を解決するための手段】本発明の画像処理用デジ
タルフィルタは、各画素デ―タに各画素に対応した各係
数を乗じるための複数のビットシフタと、各ビットシフ
タの各出力デ―タを加算する第１加算回路と、中心画素
の画素デ―タに所定の係数を乗じる第１乗算回路と、第
１乗算回路の出力デ―タと第１加算回路の出力デ―タと
を加算する第２加算回路とを有する。第１加算回路と第
２加算回路との間に第２乗算回路を設けてもよい。
タルフィルタは、各画素デ―タに各画素に対応した各係
数を乗じるための複数のビットシフタと、各ビットシフ
タの各出力デ―タを加算する第１加算回路と、中心画素
の画素デ―タに所定の係数を乗じる第１乗算回路と、第
１乗算回路の出力デ―タと第１加算回路の出力デ―タと
を加算する第２加算回路とを有する。第１加算回路と第
２加算回路との間に第２乗算回路を設けてもよい。
【０００７】
【実施例】図１は、第１実施例を示したものであり、２
次元画像処理用デジタルフィルタの構成を示したブロッ
ク図である。以下、すでに示した図４の説明図を参照し
て、第１実施例の説明をする。
次元画像処理用デジタルフィルタの構成を示したブロッ
ク図である。以下、すでに示した図４の説明図を参照し
て、第１実施例の説明をする。
【０００８】遅延回路ＤＬＹ１〜ＤＬＹ６は、すでに説
明した従来例と同様である。ビットシフタＢＳは、各画
素デ―タｘ11〜ｘ33に各画素Ｘ１１〜Ｘ３３に対応した
各係数を乗じるものである。すなわち、各画素デ―タは
１ビットシフトされる毎に（１／２）倍されることにな
る。加算器ＡＤＤ１は、各ビットシフタＢＳからの各出
力デ―タを加算するものである。乗算器ＭＰＹ１は、３
×３マトリクスの中心画素Ｘ２２の画素デ―タｘ22に所
定の係数（実数）を乗じるものである。乗算器ＭＰＹ２
は、加算器ＡＤＤ１の出力デ―タに所定の係数（実数）
を乗じるものである。加算器ＡＤＤ２は、乗算器ＭＰＹ
１の出力デ―タと乗算器ＭＰＹ２の出力デ―タとを加算
するものであり、その出力デ―タＤＯＵＴが中心画素Ｘ
２２についてのデジタルフィルタ処理後の画素デ―タと
なる。
明した従来例と同様である。ビットシフタＢＳは、各画
素デ―タｘ11〜ｘ33に各画素Ｘ１１〜Ｘ３３に対応した
各係数を乗じるものである。すなわち、各画素デ―タは
１ビットシフトされる毎に（１／２）倍されることにな
る。加算器ＡＤＤ１は、各ビットシフタＢＳからの各出
力デ―タを加算するものである。乗算器ＭＰＹ１は、３
×３マトリクスの中心画素Ｘ２２の画素デ―タｘ22に所
定の係数（実数）を乗じるものである。乗算器ＭＰＹ２
は、加算器ＡＤＤ１の出力デ―タに所定の係数（実数）
を乗じるものである。加算器ＡＤＤ２は、乗算器ＭＰＹ
１の出力デ―タと乗算器ＭＰＹ２の出力デ―タとを加算
するものであり、その出力デ―タＤＯＵＴが中心画素Ｘ
２２についてのデジタルフィルタ処理後の画素デ―タと
なる。
【０００９】つぎに、第１実施例の動作を説明する。
【００１０】画素デ―タｘ１３は、遅延回路ＤＬＹ１お
よびＤＬＹ２により１システムクロック周期および２シ
ステムクロック周期遅延され、画素デ―タｘ12およびｘ
11が形成される。同様にして、画素デ―タｘ23を遅延し
て画素デ―タｘ22およびｘ21が形成され、画素デ―タｘ
33を遅延して画素デ―タｘ32およびｘ31が形成される。
これらの各画素デ―タｘ11〜ｘ33は、コントロ―ル信号
ＣＮＴ０に基き、各ビットシフタＢＳ毎に所定のビット
数だけビットシフトされる。すなわち、各画素Ｘ１１〜
Ｘ３３に対応した各係数（１／２n ）が乗じられるわけ
である。各ビットシフタＢＳからの各出力デ―タは、加
算器ＡＤＤ１により加算される。加算器ＡＤＤ１からの
出力デ―タは、コントロ―ル信号ＣＮＴ２に基き、乗算
器ＭＰＹ２により所定の係数（実数）が乗じられる。す
なわち、ビットシフタＢＳでは（１／２n ）の乗算しか
できないため、乗算器ＭＰＹ２により広範な値が得られ
るようにしている。一方、各画素デ―タｘ11〜ｘ33のな
かで一般的に最重要となる中心画素Ｘ２２の画素デ―タ
ｘ22は、コントロ―ル信号ＣＮＴ１に基き、乗算器ＭＰ
Ｙ１により所定の係数が乗じられる。乗算器ＭＰＹ１の
出力デ―タと乗算器ＭＰＹ２の出力デ―タとは、加算器
ＡＤＤ２により加算され、中心画素Ｘ２２についてのデ
ジタルフィルタ処理後の画素デ―タが出力デ―タＤＯＵ
Ｔとして出力されることになる。
よびＤＬＹ２により１システムクロック周期および２シ
ステムクロック周期遅延され、画素デ―タｘ12およびｘ
11が形成される。同様にして、画素デ―タｘ23を遅延し
て画素デ―タｘ22およびｘ21が形成され、画素デ―タｘ
33を遅延して画素デ―タｘ32およびｘ31が形成される。
これらの各画素デ―タｘ11〜ｘ33は、コントロ―ル信号
ＣＮＴ０に基き、各ビットシフタＢＳ毎に所定のビット
数だけビットシフトされる。すなわち、各画素Ｘ１１〜
Ｘ３３に対応した各係数（１／２n ）が乗じられるわけ
である。各ビットシフタＢＳからの各出力デ―タは、加
算器ＡＤＤ１により加算される。加算器ＡＤＤ１からの
出力デ―タは、コントロ―ル信号ＣＮＴ２に基き、乗算
器ＭＰＹ２により所定の係数（実数）が乗じられる。す
なわち、ビットシフタＢＳでは（１／２n ）の乗算しか
できないため、乗算器ＭＰＹ２により広範な値が得られ
るようにしている。一方、各画素デ―タｘ11〜ｘ33のな
かで一般的に最重要となる中心画素Ｘ２２の画素デ―タ
ｘ22は、コントロ―ル信号ＣＮＴ１に基き、乗算器ＭＰ
Ｙ１により所定の係数が乗じられる。乗算器ＭＰＹ１の
出力デ―タと乗算器ＭＰＹ２の出力デ―タとは、加算器
ＡＤＤ２により加算され、中心画素Ｘ２２についてのデ
ジタルフィルタ処理後の画素デ―タが出力デ―タＤＯＵ
Ｔとして出力されることになる。
【００１１】以上のデジタルフィルタ処理により、 ＤＯＵＴ＝Ａ｛（１／２n1）・ｘ33±（１／２n2）・ｘ
32±………………±（１／２n9）・ｘ11｝＋Ｂ・ｘ22 ＝Ｃ１・ｘ33＋Ｃ２・ｘ32＋…………＋Ｃ９・ｘ11 ただし、n1〜n9：整数 Ａ、Ｂ：実数 Ｃ１〜
Ｃ９：実数 という演算処理が行われることになる。すなわち、従来
例とほぼ同等のデジタルフィルタ処理が行われることに
なる。
32±………………±（１／２n9）・ｘ11｝＋Ｂ・ｘ22 ＝Ｃ１・ｘ33＋Ｃ２・ｘ32＋…………＋Ｃ９・ｘ11 ただし、n1〜n9：整数 Ａ、Ｂ：実数 Ｃ１〜
Ｃ９：実数 という演算処理が行われることになる。すなわち、従来
例とほぼ同等のデジタルフィルタ処理が行われることに
なる。
【００１２】図２は、第２実施例を示したものである。
本実施例では、図１の第１実施例における乗算器ＭＰＹ
２を省略し、加算器ＡＤＤ１の出力デ―タを直接加算器
ＡＤＤ２に入力している。その他の点については第１実
施例とほぼ同様である。
本実施例では、図１の第１実施例における乗算器ＭＰＹ
２を省略し、加算器ＡＤＤ１の出力デ―タを直接加算器
ＡＤＤ２に入力している。その他の点については第１実
施例とほぼ同様である。
【００１３】図３は、第３実施例を示したものである。
本実施例では、図１の第１実施例における乗算器ＭＰＹ
２を省略するとともに、加算器ＡＤＤ２の出力デ―タに
所定の係数（実数）を乗じるための乗算器ＭＰＹ３を設
けている。その他の点については第１実施例とほぼ同様
である。
本実施例では、図１の第１実施例における乗算器ＭＰＹ
２を省略するとともに、加算器ＡＤＤ２の出力デ―タに
所定の係数（実数）を乗じるための乗算器ＭＰＹ３を設
けている。その他の点については第１実施例とほぼ同様
である。
【００１４】なお、以上の第１実施例、第２実施例およ
び第３実施例では３×３マトリクスについて説明した
が、５×５マトリクス等の一般的にｋ×ｋマトリクス
（ｋ：３、５、７……）についても適用可能である。
び第３実施例では３×３マトリクスについて説明した
が、５×５マトリクス等の一般的にｋ×ｋマトリクス
（ｋ：３、５、７……）についても適用可能である。
【００１５】
【発明の効果】本発明では、ビットシフタを用いて乗算
を行うとともに中心画素の画素デ―タに所定の係数を乗
じるため、回路規模を大幅に低減しかつ従来と同等のデ
ジタルフィルタ処理を行うことが可能となる。
を行うとともに中心画素の画素デ―タに所定の係数を乗
じるため、回路規模を大幅に低減しかつ従来と同等のデ
ジタルフィルタ処理を行うことが可能となる。
【図１】本発明の第１実施例を示したものであり、２次
元画像処理用デジタルフィルタの構成を示したブロック
図である。
元画像処理用デジタルフィルタの構成を示したブロック
図である。
【図２】本発明の第２実施例を示したものであり、２次
元画像処理用デジタルフィルタの構成を示したブロック
図である。
元画像処理用デジタルフィルタの構成を示したブロック
図である。
【図３】本発明の第３実施例を示したものであり、２次
元画像処理用デジタルフィルタの構成を示したブロック
図である。
元画像処理用デジタルフィルタの構成を示したブロック
図である。
【図４】図４（Ａ）はマトリクスウ状の画像表示面を模
式的に示した図であり、図４（Ｂ）は図４（Ａ）の円内
を拡大した図である。
式的に示した図であり、図４（Ｂ）は図４（Ａ）の円内
を拡大した図である。
【図５】従来例を示したものであり、２次元画像処理用
デジタルフィルタの構成を示したブロック図である。
デジタルフィルタの構成を示したブロック図である。
ＢＳ……ビットシフタ ＡＤＤ１……第１加算回路 ＭＰＹ１……第１乗算回路 ＡＤＤ２……第２加算回路 ＭＰＹ２……第２乗算回路
Claims (2)
- 【請求項１】 ｋ×ｋマトリクスの各画素デ―タに各画
素に対応した各係数を乗じるための複数のビットシフタ
と、 上記各ビットシフタの各出力デ―タを加算する第１加算
回路と、 上記ｋ×ｋマトリクスの中心画素の画素デ―タに所定の
係数を乗じる第１乗算回路と、 上記第１乗算回路の出力デ―タと上記第１加算回路の出
力デ―タとを加算する第２加算回路とを有する画像処理
用デジタルフィルタ。 - 【請求項２】 ｋ×ｋマトリクスの各画素デ―タに各画
素に対応した各係数を乗じるための複数のビットシフタ
と、 上記各ビットシフタの各出力デ―タを加算する第１加算
回路と、 上記ｋ×ｋマトリクスの中心画素の画素デ―タに所定の
係数を乗じる第１乗算回路と、 上記第１加算回路の出力デ―タに所定の係数を乗じる第
２乗算回路と、 上記第１乗算回路の出力デ―タと上記第２乗算回路の出
力デ―タとを加算する第２加算回路とを有する画像処理
用デジタルフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276002A JP2526532B2 (ja) | 1992-10-14 | 1992-10-14 | 画像処理用デジタルフィルタ |
| US08/621,372 US5668895A (en) | 1992-10-14 | 1996-03-25 | Digital filter for image processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276002A JP2526532B2 (ja) | 1992-10-14 | 1992-10-14 | 画像処理用デジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132781A true JPH06132781A (ja) | 1994-05-13 |
| JP2526532B2 JP2526532B2 (ja) | 1996-08-21 |
Family
ID=17563412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4276002A Expired - Lifetime JP2526532B2 (ja) | 1992-10-14 | 1992-10-14 | 画像処理用デジタルフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5668895A (ja) |
| JP (1) | JP2526532B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001051672A (ja) * | 1999-08-05 | 2001-02-23 | Neucore Technol Inc | 画像処理装置 |
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| US6023717A (en) * | 1996-10-30 | 2000-02-08 | Qualcomm Incorporated | Method and apparatus for polyphase digital filtering in a mobile telephone |
| US6075926A (en) | 1997-04-21 | 2000-06-13 | Hewlett-Packard Company | Computerized method for improving data resolution |
| US5923888A (en) * | 1997-12-15 | 1999-07-13 | Benschop; Nico Frits | Multiplier for the multiplication of at least two figures in an original format |
| US6208764B1 (en) | 1998-08-20 | 2001-03-27 | Eastman Kodak Company | Rank filter using a linked-list to link elements in a memory array in numerical order |
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| US6389441B1 (en) | 1999-05-28 | 2002-05-14 | Eastman Kodak Company | Two dimensional moving average filter |
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-
1992
- 1992-10-14 JP JP4276002A patent/JP2526532B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-25 US US08/621,372 patent/US5668895A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5668895A (en) | 1997-09-16 |
| JP2526532B2 (ja) | 1996-08-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960411 |