JPH036421A - 平均値検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、平均値検出回路に関し、特に、入力データ
の平均値を検出するための平均値検出機能を有する平均
値検出回路に関する。

［従来の技術］ 第１２図は、従来の平均値検出回路の概略ブロック図で
ある。

図において、平均値検出回路は、減算回路２１、大小比
較回路２２、切換回路２３、カウンタ回路２４、デジタ
ル信号入力端子２、デジタル信号入力端子１０およびデ
ジタル信号出力端子３を含む。

今、Ａは前段の処理で得られる入力データの累積加算値
、Ｙは同様に前段の処理で得られる入力データの累積加
算回数およびＭは累積加算値Ａを累積加算回数Ｙで除し
て得られる平均値とする。

また、減算回路２１は、累積加算値Ａおよび累積加算回
数Ｙを２の補数で表現し、（Ａ＋（−Ｙ））を行なう全
加算器を用いて構成され、その減算結果はＣとなる。同
様に、大小比較回路２２は、（Ｃ＋　（−Ｙ）　）を行
なう全加算器を用いて構成され、正負を表わすサインビ
ットを検出することにより大小比較を行なうようにして
いる。切換回路２３およびカウンタ回路２４は、このサ
インビットの状態によりその回路動作が制御されるよう
な回路である。

第１２図に示す回路の平均値検出の処理動作について、
図を参照して詳細に説明する。

まず、前段の処理により得られる累積加算値Ａはデジタ
ル信号入力端子１０を介して減算回路２１に入力し、同
様に、累積加算回数Ｙもデジタル信号入力端子２を介し
て減算回路２１に入力する。

このとき、累積加算回数Ｙは、大小比較回路２２にも入
力する。

減算回路２１は、累積加算値Ａおよび累積加算回数Ｙが
与えられると、（Ａ−Ｙ−Ｃ）で示される減算処理を実
行し、得られる減算値Ｃを大小比較回路２２および切換
回路２３に与える。大小比較回路２２は、与えられる累
積加算回数Ｙと減算値Ｃとの大小関係を比較する。つま
り、大小比較回路２２は、大小関係の比較結果に応じて
、切換／カウントアツプ信号Ｃ／Ｃの設定信号レベルを
切換え、これを、切換回路２３およびカウンタ回路２４
に与えている。さらに詳細に説明するなら、大小比較回
路２２は、その大小比較において（Ｙ≦Ｃ）が成立して
いると判定すると、たとえば、切換／カウントアツプ信
号Ｃ／Ｃの信号レベルを“ＨＩＧＨ”に設定し、反対に
（Ｙ＞Ｃ）が成立していると判定すると、たとえば、切
換／カウントアツプ信号Ｃ／Ｃの信号レベルを“ＬＯＷ
”設定し、切換回路２３およびカラン回路２４に与える
ように動作している。

切換回路２３は、与えられる減算値Ｃを並行して与えら
れる切換／カウントアツプ信号Ｃ／Ｃの信号レベルに応
じて累積加算値Ａに設定するように動作している。つま
り、切換／カウントアツプ信号Ｃ／Ｃの信号レベルが“
ＨＩＧＨ”である間は、減算値Ｃをデジタル信号入力端
子１０を介して、減算回路２１に新たな累積加算値Ａと
して与える。一方、カウンタ回路２４は、切換／カウン
トアツプ信号Ｃ／Ｃの信号レベルに応じて平均値Ｍをカ
ウントアツプするように動作している。っまり、切換／
カウントアツプ信号Ｃ／Ｃの信号レベルが“ＨＩＧＨ”
である間は、平均値Ｍを１カウントずつインクリメント
するような動作を繰返し、減算回路２１での減算回数を
カウントアツプするようにしている。その後、大小比較
回路２２において、（Ｙ＞Ｃ）の成立が判定されると、
切換／カウントアツプ信号Ｃ／Ｃは信号レベル“ＬＯＷ
″として与えられるので、これに応じて、平均値Ｍをデ
ジタル信号出力端子３を介して外部に出力する。但し、
出力される平均値Ｍは誤差を含んでおり、小数点以下は
切捨てとなっている。

以上のようにして、従来の平均値検出回路は、減算回路
２１の減算有効の間、その減算回数を繰返しインクリメ
ントすることで、入力データの平均値を求めるように動
作している。

［発明が解決しようとする課題］ しかしながら、従来の平均値検出回路は、入力データの
累積加算を予め行なった後、累積回数で除算を行ない平
均値を検出していた。この場合、従来の平均値検出のた
めの除算機能は第１２図にあるような構成により減算と
大小比較を繰返すため演算速度が遅くなり、その結果平
均値の検出速度が遅くなるという問題点があった。また
、除算機能を構成する減算回路と大小比較回路は全加算
器を用いて構成されているので桁上げ遅延が発生し、そ
のため信号の最大伝搬経路が長くなる。これは、処理す
べきデジタル信号が大きくなるほど顕著なものとなり、
また、累積回数が前もって設定され固定された場合にお
いても信号の最大伝搬経路は変わらない。

それゆえに、本発明の目的は、演算の繰返し処理がなく
、入力データの平均値を高速に検出することのできる平
均値検出回路を提供することである。

［課題を解決するための手段］ 本発明に係る平均値検出回路は、入力データを累積加算
して、複数ビットからなるデジタル信号として出力する
ための累積加算手段と、複数ビットからなるデジタル信
号の形式で累積回数を入力するデジタル信号入力手段と
、前記デジタル信号入力手段からの複数ビットのデジタ
ル信号入力に応答して、入力可能な累積加算数と累積回
数との関係に基づき予め定められた複数種類の制御信号
を発生する制御信号発生手段と、前記制御信号発生手段
により発生される制御信号に応答して、前記累積加算手
段から出力される複数ビットのデジタル信号をデコード
し、それにより前記入力データの平均値をデコードして
出力する手段を備えて構成される。

［作用］ 本発明に係る平均値検出回路は、入力データを累積加算
して、複数ビットからなるデジタル信号として出力する
ための累積加算手段と、複数ビットからなるデジタル信
号の形式で累積回数を入力するデジタル信号入力手段と
、前記デジタル信号入力手段からの複数ビットのデジタ
ル信号入力に応答して、入力可能な累積加算数と累積回
数との関係に基づき予め定められた複数種類の制御信号
を発生する制御信号発生手段とを備えて構成される。し
たがって、前記制御信号発生手段により発生される制御
信号に応答して、前記累積加算手段から出力される複数
ビットのデジタル信号をデコードし、それにより前記入
力データの平均値をデコードして出力することにより入
力データの平均値を高速に検出することが可能となる。

［実施例］ 以下、本発明の実施例を図面を参照して詳細に説明する
。

第１図は、本発明の第１の実施例の平均値検出回路の概
略ブロック図である。

図において、平均値検出回路は、累積加算器４、検出回
路５、デジタル信号入力端子１．２および１０、デジタ
ル信号出力端子３を含む。

累積加算器４は、デジタル信号入力端子１を介して外部
より与えられる複数個の入力データＸを累積加算回数Ｙ
で示される回数だけ累積加算し、累積加算値Ａをデジタ
ル信号として、デジタル信号入力端子１０を介して検出
回路５に与えるように動作している。

検出回路５は、デジタル信号入力端子１０を介して累積
加算器４より与えられる累積加算値Ａおよびデジタル信
号入力端子２を介して外部より与えられる累積加算回数
Ｙとを入力し、平均値Ｍの検出を行ないデジタル信号出
力端子３を介して外部に出力するように動作している。

なお、デジタル信号入力端子２を介して外部より与えら
れる累積加算回数Ｙは固定であっても可変であってもよ
い。

さらに、第１図に示す検出回路５について説明を加える
。

第２図は、第１図に示す検出回路５の一具体例を示す概
略ブロック図である。

図において、検出回路５は、デジタル信号入力回路５１
、制御信号発生回路５２およびデコード回路５３を含む
。

デジタル信号入力回路５１は、デジタル信号入力端子２
を介して外部より与えられる累積加算回数Ｙを回路内に
入力するように動作しており、たとえば、ｎビットのデ
ジタル信号を入力するためにｎビットのシフトレジスタ
で構成され、入力端子２よりシリアルあるいはパラレル
に与えられるデジタル信号を入力するように動作してい
る。制御信号発生回路５２は、デジタル信号入力回路５
１より与えられる累積加算回数Ｙに基づいて平均値検出
のための複数種類の制御信号を発生するように動作して
いる。デコード回路５３は、制御信号発生回路５２より
与えられる複数種類の制御信号によりデジタル信号入力
端子１０を介して与えられる累積加算値Ａをデコードし
た値が変化するように構成されており、結果として複数
の入力データＸの平均をデコードして、平均値Ｍとして
デジタル信号出力端子３を介して外部に出力するように
動作している。

次に、第２図に示す制御信号発生回路５２について第３
図および第４図を参照してさらに説明を加える。

第３図は、第２図に示す制御信号発生回路の制御信号発
生過程を説明する図である。

第４図は、第２図に示す制御信号発生回路の制御０ 御信号発生のための論理式とその回路構成の一具体例を
示す図である。

なお、本発明において、累積加算値Ａおよび累積加算回
数Ｙの大きさは任意に設定可能であるが、本実施例では
説明の便宜上、累積加算回数Ｙは２以上であり、両者と
もに２ビツトのデジタル信号として扱われると想定する
。したがっ□て、この場合、累積加算値Ａおよび累積加
算回数Ｙは、最大値（２２−１）で抑えられる。

まず、第３図において、ＡＯは累積加算値Ａのデジタル
信号の第１ビツトを示し、Ａ１は累積加算値Ａのデジタ
ル信号の第２のビットを示している。また、Ｍ３、Ｍ５
、Ｍ６、ＭＩＯおよびＭ２Ｓはデコードされたデジタル
信号であり、それぞれ除算結果であるところの０．３．
０．５．０゜６．１．０および１．５に相当する信号を
表わしており、平均値Ｍとして外部出力される。但し、
この場合、平均値Ｍは誤差を含んでおり、小数点第２位
以下は切捨て処理されるものとする。また、累積加算回
数Ｙについては、１以下の値を除くも１ のとする。

第３図（ａ）において、図中の数字２および３は累積加
算回数Ｙを１０進で表わしている。つまり、第３図（ａ
）は、累積加算値Ａのデジタル信号が１（ＨＩＧＨ）と
なるビット位置に、そのときの累積加算回数Ｙを１０進
数で対応させて、求まる平均値Ｍに対応させるように配
置している様子を示している。さらに詳細に説明するな
らば、たとえば、累積加算値Ａが２、累積加算回数Ｙが
３である場合、累積加算値Ａのデジタル信号の第２のビ
ットＡ１のみ１（ＨＩＧＨ）となり、ここに累積加算回
数Ｙの３が当てられて、その位置に平均値Ｍを表わすＭ
６　（＝０．６）が配置される。

また、累積加算値Ａが３、累積加算回数Ｙが３である場
合、累積加算値ＡのビットＡＯおよびＡ１が１（ＨＩＧ
Ｈ）となり、ここに累積加算回数Ｙであるところの３が
当てられて、その位置に平均値Ｍを表わすＭＩＯ（＝１
．０）が配置される。

以上のように、第３図（ａ）に示すように累積加算回数
Ｙにより決まる制御信号は５Ｏ＝０、Ｓ１２ ＝２Ｕ３．５２−２．５３＝３の４種類となる。

第３図（ｂ）は、制御信号ＳＯないしＳ３を用いて第３
図（ａ）を書き換えた図である。

第４図（ａ）は、第３図（ｂ）に示す制御信号ＳＯない
しＳ３を論理式で表わした図であり、ＹＯおよびＹｌは
累積加算回数Ｙの２ビツト構成のデジタル信号を表わし
ており、ＹＯは第１のビット、Ｙｌは第２のビットの信
号を示す。

第４図（ｂ）は、第４図（ａ）に示す論理式に基づいて
構成した論理回路であり、第２図に示す制御信号発生回
路５２の一興体例を示すブロック図である。

第４図（ｂ）において、制御信号発生回路５２は、デジ
タル信号入力端子２を介して累積加算回数Ｙの２ビツト
のデジタル信号ＹＯおよびＹｌを入力し、これを、イン
バータ回路６ａおよび６ｂ。

ＡＮＤ回路７ａ、７ｂおよび７ｃを用いて第４図（ａ）
に示す論理式を実現するように処理し、制御信号５Ｏ１
Ｓ１、Ｓ２およびＳ３を出力するように動作している。

また、制御信号発生回路５２３ は、制御信号Ｓ　ｉ　（ｉ＝１．　２．　３．−、　ｎ
）を記憶するＲＯＭ　（Ｒｅａｄ　　Ｏｎ　１　ｙ　　
Ｍｅｍ。

ｒｙの略）を含み、累積加算回数Ｙをアドレス入力とし
てＲＯＭに記憶された相応する制御信号Ｓ、を読出すよ
うにして構成してもよい。

次に、第２図に示すデコード回路５３について第５図を
参照してさらに説明を加える。

第５図は、第２図に示すデコード回路の一興体例を示す
ブロック図である。

第５図において、デコード回路５３は制御信号ＳＯ，Ｓ
ｌ、Ｓ２およびＳ３が制御信号発生回路５２より与えら
れ、デジタル信号入力端子１０を介して累積加算値Ａの
２ビツトのデジタル信号ＡＯおよびＡ１が与えられる。

また、デコード回路５３は、排他的ＮＯＲ回路８ａない
し８ｊおよびＡＮＤ回路９ａないし９ｅを含む。各排他
的ＮＯＲ回路の２入力のうち、一方の入力にデジタル信
号ＡＯまたはＡ１が与えられ、他方の入力には制御信号
５Ｏ１Ｓ１、Ｓ２およびＳ３のうちのいずれかが与えら
れる。各ＡＮＤ回路には、これら排４ 他的ＮＯＲ回路の出力信号が与えられ、デジタル信号Ｍ
３、Ｍ５、Ｍ６、ＭＩＯおよびＭ２Ｓがデタル信号出力
端子３を介して外部に出力される。

次に、第１図に示す平均値検出回路の動作について、第
６図を参照して説明する。

第６図は、第１図に示す平均値検出回路の動作を説明す
るために各信号の値を示す図である。

今、本回路において、累積加算値Ａは３、累積加算回数
Ｙは２であると想定する。

第６図（ａ）に示すように、本回路に、累積加算回数Ｙ
　（＝２）のデジタル信号がＹＯ＝Ｏ（ＬＯＷ）　、Ｙ
１＝１　（ＨＩＧＨ）で外部より与えられ、シリアルあ
るいはパラレルにデジタル信号入力回路５１に入力する
。一方、累積加算器４で求まる累積加算回路Ｙに基づく
入力データＸの累積加算値Ａは、第６図（ｂ）に示すよ
うに、そのデジタル信号がＡＯ−１（ＨＩＧＨ）　、Ａ
１＝１（ＨＩＧＨ）で与えられ、デジタル信号入力端子
１０を介してデコード回路５３に入力する。次に、制御
信号発生回路５２は、デジタル信号入力回路５ ５１より累積加算回数Ｙのデジタル信号ＹＯおよびＹｌ
が与えられ、これに応答して、第６図（ｃ）に示すよう
な制御信号ＳＯないしＳ３を出力する。

この場合、制御信号ＳＯおよびＳ３はＯ（ＬＯＷ）、制
御信号Ｓ１およびＳ２は１（ＨＩＧＨ）に設定されて、
次段のデコード回路５３に与えられる。

これにより、デコード回路５３には、制御信号ＳＯない
しＳ３および累積加算値Ａのデジタル信号ＡＯおよびＡ
１が与えられる。これに応答して、デコード回路５３の
各排他的ＮＯＲ回路の出力は、排他的ＮＯＲ回路８　ａ
　ｓ　８　ｂ１８　ｃおよび８ｈは１（ＨＩＧＨ）、排
他的ＮＯＲ回路８ｄ、８ｅ。

８ｆ、ｇｇ、８ｉおよび８ｊは０　（ＬＯＷ）となり、
次段の各ＡＮＤ回路の入力に与えられる。各ＡＮＤ回路
の出力は、第６図（ｄ）に示すように平均値Ｍのデジタ
ル信号Ｍ１５のみ１（ＨＩＧＨ）となって、デジタル信
号出力端子３を介して外部に出力される。これは、第６
図（ｅ）に示すように求められる平均値Ｍは、１．５で
あることを表わす。

６ また、デコード回路５３の出力を、エンコード回路に与
え、入力データＸの平均値Ｍを２進数にエンコードして
外部に出力することもできる。

また、累積加算値Ａが０、すなわち平均値Ｍが０となる
ような入力データＸが想定される場合は、第７図に示す
ようなデジタル信号ＭＯを求めるような回路を、第５図
に示すデコード回路５３に付加すればよい。

次に、累積加算値Ａが負数となるような入力データＸが
想定される場合は、第８図に示すような平均値検出回路
となる。

第８図は、負数の平均値検出機能も有する平均値検出回
路の概略ブロック図である。

第８図の構成を、第１図に示す構成と比較して異なる点
は、第１図に示す構成に新たに符号変換回路Ｉ　１０ａ
および符号変換回路ｌ１１０ｂを追加している点にある
。符号変換回路Ｉ　１０ａは、累積加算器４より累積加
算値Ａ１が与えられ、これを処理して累積加算値Ａ２を
検出回路５に与えるよう動作している。一方、符号変換
回路ｌ１１０ｂ７ は、検出回路５より平均値Ｍが与えられ、これを処理し
て平均値ＭＮを平均値出力端子３ａに与えるよう動作し
ている。

次に、第８図に示す負数の平均値検出機能も有する平均
値検出回路の動作について説明する。

入力データＸ１の累積加算値Ａ１が負数である場合を想
定して、累積加算値Ａ１の最上位ビットをサインビット
ＭＳＢとする。たとえば、今、累積加算値Ａ１が４ビツ
トのデジタル信号で与えられる場合、累積加算値Ａ２は
、サインビットＭＳＢの１ビツトを除く、３ビツトのデ
ジタル信号で示されるので、検出回路５は第１図に示す
検出回路５と同様な回路構成となる。さらに、入力デー
タＸ１および累積加算値Ａ１が第９図に示すような２の
補数で表わされているとする。ここで、累積加算値Ａ１
が負数、たとえば、−３として符号変換回路１１０ａに
与えられると、符号変換回路１１０ａは、累積加算値Ａ
１のサインビットＭＳＢを検出し、これを符号変換回路
ｎ１Ｏｂに与え、その後、サインビットＭＳＢがＯであ
ることに応８ 答して累積加算値Ａ１の全ビットを反転し、その結果に
＋１する。つまり、累積加算値Ａ１を＋３に変換し、累
積加算値Ａ２として検出回路５に与えている。今、累積
加算回数Ｙが２として検出回路５に与えられているとす
れば、検出回路５では（３÷２）が実行されて、平均値
ＭはＭ２Ｓとして符号変換回路ｌ１１０ｂに与えられる
。符号変換回路１１１０ｂは、Ｍ２Ｓを２進数にエンコ
ードし、その後、サインビットＭＳＢに応答して、エン
コドされた全ビットを反転してその結果に＋１する。つ
まり、平均値Ｍ１５は＋１．５から−１゜５に変換され
て、平均値出力端子３ａより平均値ＭＮつまり−１，５
を出力する。

上述のように、平均値が負数となるような平均値検出機
能を併せ持つ平均値検出回路を容易に得ることができる
。

次に、第２の実施例について、累積加算値Ａが３ビツト
のデジタル信号で取扱われ累積加算回数Ｙが２ビツトの
デジタル信号で取扱われる例について示す。

−９ 第１０図は、本発明の第２の実施例の累積加算値、累積
加算回数および平均値の関係について示す図である。

第１０図において、平均値Ｍは、小数点第２位以下切捨
てとなっている。ここで、平均値Ｍの０゜３ないし７．
０をデコードされたデジタル信号としてＭ３ないしＭ２
Ｏで表わす。したがって、これをエンコード出力する場
合には、７ビツト（Ｏ〜１２７）のデジタル信号が必要
となる。同様にして、平均値Ｍを小数点第３位以下切捨
てと想定すると、平均値ＭはＭＢ２ないしＭ２Ｏ３のデ
コードされたデジタル信号として表わされ、これをエン
コード出力する場合は１０ビツト（０〜１０２３）のデ
ジタル信号が必要となる。

次に、第１０図に示す累積加算値ＡをＡＯないしＡ２の
３ビツトのデジタル信号で表わすようにして、第１０図
に示す関係を前述の第３図および第４図のように書き換
えると、第１１図で表わされる。第１１図は、第２の実
施例の制御信号発生過程を説明する図である。

０ 第１１図（ａ）は、第１の実施例の第３図（ａ）と同様
な考え方で作成されるため、詳細説明を省略するが、第
１１図（ａ）中の０ないし３の数字は累積加算回数Ｙを
１０進数で示している。

次に、第１１図（ａ）を第４図（ａ）のように書き換え
ると第１１図（ｂ）に示す論理式を用いて制御信号が表
わされる。

第１１図（ｂ）に示す論理式は、第１の実施例の第４図
（ａ）に示される論理式と同様な考え方で得られるため
、詳細説明を省略するが、第１１図（ｂ）に示されるよ
うに、制御信号は５Ｏ１Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５
、Ｓ６の７種類となる。

なお、第１１図（ｂ）に示す論理式を実現するための論
理回路は第４図（ｂ）と同様な考え方で容易に構成され
るので、制御信号も容易に得ることができる。また、第
１の実施例の第５図と同様な考え方により、第２の実施
例を満足するようなデコード回路についても容易に構成
することができる。

１ ［発明の効果］ 以上のように、本発明によれば、平均値検出回路に入力
する入力データの平均値検出が演算手段によらず、デコ
ード手段によって達成可能とされる。さらに、回路中に
おいて処理すべきデジタル信号が大きくなっても、従来
の加算器処理によるキャリー伝搬がないので信号の最大
伝搬経路は変わらない。また、累積加算回数が予め固定
で設定される場合には、信号の最大伝搬経路は短くなり
、その結果、検出速度を向上することができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の平均値検出回路の概
略ブロック図である。第２図は第１図に示す検出回路の
一具体例を示す概略ブロック図である。第３図は、第２
図に示す制御信号発生回路の制御信号発生過程を説明す
る図である。第４図は、第２図に示す制御信号発生回路
の制御信号発生のための論理式とその回路構成の一具体
例を示す図である。第５図は、第２図に示すデコード回
路の一具体例を示すブロック図である。第６図は、２ 第１図に示す平均値検出回路の動作を説明するために各
信号の値を示す図である。第７図は、累積加算値が０と
なる場合の平均値のデジタル信号を求めるデコード回路
の図である。第８図は、負数の平均値検出機能も有する
平均値検出回路の概略ブロック図である。第９図は、第
８図に示すデータの２の補数表示とその処理の説明図で
ある。第１０図は、本発明の第２の実施例の累積加算値
、累積加算回数および平均値の相互関係について示す図
である。第１１図は、第２の実施例の制御信号発生過程
を説明する図である。第１２図は、従来の平均値検出回
路の概略ブロック図である。 図において、１．２および１０はデジタル信号入力端子
、３はデジタル信号出力端子、４は累積加算器および５
は検出回路である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 入力データを累積加算して、複数ビットからなるデジタ
   ル信号として出力するための累積加算手段と、 複数ビットからなるデジタル信号の形式で累積回数を入
   力するデジタル信号入力手段と、前記デジタル信号入力
   手段からの複数ビットのデジタル信号入力に応答して、
   入力可能な累積加算数と累積回数との関係に基づき予め
   定められた複数種類の制御信号を発生する制御信号発生
   手段と、 前記制御信号発生手段により発生される制御信号に応答
   して、前記累積加算手段から出力される複数ビットのデ
   ジタル信号をデコードし、それにより前記入力データの
   平均値をデコードして出力する手段を備えた、平均値検
   出回路。