JPH06131158A - 加算方法及び加算回路 - Google Patents
加算方法及び加算回路Info
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- JPH06131158A JPH06131158A JP4304434A JP30443492A JPH06131158A JP H06131158 A JPH06131158 A JP H06131158A JP 4304434 A JP4304434 A JP 4304434A JP 30443492 A JP30443492 A JP 30443492A JP H06131158 A JPH06131158 A JP H06131158A
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Abstract
(57)【要約】
【目的】 簡単な回路構成で高速の多ビットの演算を行
なえるようにした加算方法及び加算回路を提供する。 【構成】 加数及び被加数データａi ，ｂi を、
“０”，“１”以外の第３の値、例えば“−１”の値を
もつパラメータＷi ，Ｃi に変換する第１のブロックＵ
ＮＩＴ１と、該第１のブロックＵＮＩＴ１のｉビット目
の出力パラメータＷi と（ｉ−１）ビット目の出力パラ
メータＣi-1 とを加算する第２のブロックＵＮＩＴ２
と、第２のブロックＵＮＩＴ２の出力信号ＹＯ，ＹＮ，
ＹＰを、“０”，“１”の２値で表される演算結果に変
換する第３のブロックＵＮＩＴ３とで加算回路を構成す
る。
なえるようにした加算方法及び加算回路を提供する。 【構成】 加数及び被加数データａi ，ｂi を、
“０”，“１”以外の第３の値、例えば“−１”の値を
もつパラメータＷi ，Ｃi に変換する第１のブロックＵ
ＮＩＴ１と、該第１のブロックＵＮＩＴ１のｉビット目
の出力パラメータＷi と（ｉ−１）ビット目の出力パラ
メータＣi-1 とを加算する第２のブロックＵＮＩＴ２
と、第２のブロックＵＮＩＴ２の出力信号ＹＯ，ＹＮ，
ＹＰを、“０”，“１”の２値で表される演算結果に変
換する第３のブロックＵＮＩＴ３とで加算回路を構成す
る。
Description
【０００１】
【産業上の利用分野】この発明は、加算方法及び加算回
路に関し、特に高速で多ビットの演算を行えるようにし
た加算方法及び加算回路に関する。
路に関し、特に高速で多ビットの演算を行えるようにし
た加算方法及び加算回路に関する。
【０００２】
【従来の技術】従来、多ビットの加算を行う加算回路
は、１ビットのフル・アダーを多段接続する構成となっ
ている。次にかかる構成の４ビット加算回路を、図５に
基づいて説明する。図５において、Ｕ１〜Ｕ４は１ビッ
トのフル・アダーであり、加数及び被加数入力端子Ａ，
Ｂ及びキャリー入力端子ＣＩへの入力信号に対する演算
結果出力端子Ｓ及びキャリー出力端子ＣＯの出力信号
は、表１に示す真理値表にしたがって出力される。
は、１ビットのフル・アダーを多段接続する構成となっ
ている。次にかかる構成の４ビット加算回路を、図５に
基づいて説明する。図５において、Ｕ１〜Ｕ４は１ビッ
トのフル・アダーであり、加数及び被加数入力端子Ａ，
Ｂ及びキャリー入力端子ＣＩへの入力信号に対する演算
結果出力端子Ｓ及びキャリー出力端子ＣＯの出力信号
は、表１に示す真理値表にしたがって出力される。
【０００３】
【表１】
【０００４】この１ビットのフル・アダーのキャリー出
力ＣＯを、上位ビットのフル・アダーのキャリー入力Ｃ
Ｉへ、順次縦続接続することによって、多ビット加算回
路を構成している。
力ＣＯを、上位ビットのフル・アダーのキャリー入力Ｃ
Ｉへ、順次縦続接続することによって、多ビット加算回
路を構成している。
【０００５】
【発明が解決しようとする課題】ところで、従来のフル
・アダーを利用した多ビットの加算回路においては、Ｍ
ＳＢより大きなビットの加算結果は、下位ビットのフル
・アダーからのキャリー出力によって決定するため、ビ
ット数が大きくなるにしたがって、演算速度が遅延す
る。
・アダーを利用した多ビットの加算回路においては、Ｍ
ＳＢより大きなビットの加算結果は、下位ビットのフル
・アダーからのキャリー出力によって決定するため、ビ
ット数が大きくなるにしたがって、演算速度が遅延す
る。
【０００６】一般に、演算器の演算速度は回路内で発生
するキャリーの最大伝搬経路によって決定され、高速化
を計るためには、このキャリー伝搬経路を短くすればよ
いわけで、キャリー・ルックアヘッド等の構成が知られ
ている。しかしながら、演算のビット長が大きくなる
と、回路の構成が複雑になるという問題があった。
するキャリーの最大伝搬経路によって決定され、高速化
を計るためには、このキャリー伝搬経路を短くすればよ
いわけで、キャリー・ルックアヘッド等の構成が知られ
ている。しかしながら、演算のビット長が大きくなる
と、回路の構成が複雑になるという問題があった。
【０００７】本発明は、従来の多ビットの加算回路にお
ける上記問題点を解消するためになされたもので、比較
的簡単な回路構成で高速な演算結果を求めることができ
る加算方法及び加算回路を提供することを目的とする。
ける上記問題点を解消するためになされたもので、比較
的簡単な回路構成で高速な演算結果を求めることができ
る加算方法及び加算回路を提供することを目的とする。
【０００８】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明に係る加算方法は、多ビットの加算
方法において、演算の過程で“０”，“１”以外の第３
の値をもつパラメータにデータを変換して演算を行い、
発生するキャリーの伝搬をｉビット（ｉ＝０，１，２，
・・・ ）から（ｉ＋１）ビットの間だけにするものであ
る。
決するため、本発明に係る加算方法は、多ビットの加算
方法において、演算の過程で“０”，“１”以外の第３
の値をもつパラメータにデータを変換して演算を行い、
発生するキャリーの伝搬をｉビット（ｉ＝０，１，２，
・・・ ）から（ｉ＋１）ビットの間だけにするものであ
る。
【０００９】このようにして加算演算を行うことによ
り、従来のキャリー伝搬経路によらない高速な加算を、
比較的簡単な回路構成で行うことが可能となる。
り、従来のキャリー伝搬経路によらない高速な加算を、
比較的簡単な回路構成で行うことが可能となる。
【００１０】
【実施例】次に実施例の説明に入るが、まず本発明に係
る加算方法の原理について説明する。
る加算方法の原理について説明する。
【００１１】いま、４ビットの２進数Ｘについて考え
る。一般に２進数の各ビットをＭＳＢからｘ3 ，ｘ2 ，
ｘ1 ，ｘ0 とすると、２進数Ｘは次のように表せる。 Ｘ＝ｘ3 ・２3 ＋ｘ2 ・２2 ＋ｘ1 ・２1 ＋ｘ0 ・２0
る。一般に２進数の各ビットをＭＳＢからｘ3 ，ｘ2 ，
ｘ1 ，ｘ0 とすると、２進数Ｘは次のように表せる。 Ｘ＝ｘ3 ・２3 ＋ｘ2 ・２2 ＋ｘ1 ・２1 ＋ｘ0 ・２0
【００１２】ところで、一般に２進数の各ビットｘ3 〜
ｘ0 は、“１”，“０”の２値であるが、本発明では第
３の値として、ここでは“−１”という値を与える。こ
のように第３の値を導入することによって、次に示すよ
うに、同じ数を表すのに表現の幅が拡がることになる。 Ｘ＝ １ ０ １ １ ＝１・２3 ＋１・２1 ＋１・２0 ＝11D Ｘ＝ １ １ -1 １ ＝１・２3 ＋１・２2 −１・２1 ＋１・２0 ＝11D Ｘ＝ １ １ ０ -1 ＝１・２3 ＋１・２2 −１・２0 ＝11D 本発明においては、演算過程で、この手法に基づいた処
理を行うことによって加算時のキャリーの伝搬を抑える
ようにしている。
ｘ0 は、“１”，“０”の２値であるが、本発明では第
３の値として、ここでは“−１”という値を与える。こ
のように第３の値を導入することによって、次に示すよ
うに、同じ数を表すのに表現の幅が拡がることになる。 Ｘ＝ １ ０ １ １ ＝１・２3 ＋１・２1 ＋１・２0 ＝11D Ｘ＝ １ １ -1 １ ＝１・２3 ＋１・２2 −１・２1 ＋１・２0 ＝11D Ｘ＝ １ １ ０ -1 ＝１・２3 ＋１・２2 −１・２0 ＝11D 本発明においては、演算過程で、この手法に基づいた処
理を行うことによって加算時のキャリーの伝搬を抑える
ようにしている。
【００１３】次に、この手法を利用して加算を行う過程
について説明する。ここで、加数及び被加数Ａ，Ｂを、
次のように考える。 Ａ＝ａ3 ・２3 ＋ａ2 ・２2 ＋ａ1 ・２1 ＋ａ0 ・２0 Ｂ＝ｂ3 ・２3 ＋ｂ2 ・２2 ＋ｂ1 ・２1 ＋ｂ0 ・２0 但し、ａ3 〜ａ0 及びｂ3 〜ｂ0 は、“０”，“１”の
２値とする。
について説明する。ここで、加数及び被加数Ａ，Ｂを、
次のように考える。 Ａ＝ａ3 ・２3 ＋ａ2 ・２2 ＋ａ1 ・２1 ＋ａ0 ・２0 Ｂ＝ｂ3 ・２3 ＋ｂ2 ・２2 ＋ｂ1 ・２1 ＋ｂ0 ・２0 但し、ａ3 〜ａ0 及びｂ3 〜ｂ0 は、“０”，“１”の
２値とする。
【００１４】いま、各ビットの部分和（ａi ＋ｂi ）に
よって定まるＣi を考える。Ｃi は（ａi ＋ｂi ）を演
算した結果発生するキャリーと考えてよいが、一般的な
演算結果によるＣi ではないことに注意が必要である。
また更にａi ，ｂi ，Ｃi-1によって定まるＷi を考え
る。Ｗi はＣi を補正して演算結果を正しく求めるため
のパラメータで、上記第３の値“−１”を導入する。ａ
i ，ｂi ，Ｃi ，Ｗiの関係は、表２に示すように定義
する。
よって定まるＣi を考える。Ｃi は（ａi ＋ｂi ）を演
算した結果発生するキャリーと考えてよいが、一般的な
演算結果によるＣi ではないことに注意が必要である。
また更にａi ，ｂi ，Ｃi-1によって定まるＷi を考え
る。Ｗi はＣi を補正して演算結果を正しく求めるため
のパラメータで、上記第３の値“−１”を導入する。ａ
i ，ｂi ，Ｃi ，Ｗiの関係は、表２に示すように定義
する。
【００１５】
【表２】
【００１６】演算結果Ｓi は、次式で得るものとする。 Ｓi ＝Ｗi ＋Ｃi-1
【００１７】表２を見るとわかるように、キャリーに相
当するＣi は、ａi ，ｂi の組み合わせで発生可能性が
ある場合、常に“１”となる。ところで演算結果Ｓ
i は、上記のように、Ｓi ＝Ｗi ＋Ｃi-1 で求められる
ため、Ｓi を求める際に使用するＣi はＣi-1 の値に対
して、×２の重み付けがされていることるなる。したが
って、この重み付けを補正するためにＷi を第３のパラ
メータ“−１”を利用して定義している。
当するＣi は、ａi ，ｂi の組み合わせで発生可能性が
ある場合、常に“１”となる。ところで演算結果Ｓ
i は、上記のように、Ｓi ＝Ｗi ＋Ｃi-1 で求められる
ため、Ｓi を求める際に使用するＣi はＣi-1 の値に対
して、×２の重み付けがされていることるなる。したが
って、この重み付けを補正するためにＷi を第３のパラ
メータ“−１”を利用して定義している。
【００１８】次に、この演算過程を実際に、加数及び被
加数を、それぞれＡ＝０１１０（６D ），Ｂ＝０１００
（４D ）として加算を行って、上記の重み付けの補正を
Ｗiで行う態様を説明する。
加数を、それぞれＡ＝０１１０（６D ），Ｂ＝０１００
（４D ）として加算を行って、上記の重み付けの補正を
Ｗiで行う態様を説明する。
【００１９】 Ａ ＝ ０ １ １ ０ （６D ） ＋Ｂ ＝ ０ １ ０ ０ （４D ） Ｃi ＝ ０ １ １ ０ Ｗi ＝ ０ ０ −１ ０ Ｃi-1 ＝ ０ １ １ ０ ０ Ｓi （＝Ｗi ＋Ｃi-1 ）＝ ０ １ １ −１ ０ （10D ）
【００２０】加数Ａ及び被加数Ｂの各ビット（ａi ，ｂ
i ）の値に対して、Ｃi ，Ｗi を表２にしたがって求め
ていく。まず、（ａ0 ，ｂ0 ）＝（０，０）なので、Ｃ
0 ＝０，Ｗ0 ＝０となり、Ｃ-1＝０とすると、Ｓi ＝Ｗ
i ＋Ｃi-1 より、Ｓ0 ＝０となる。通常の加算において
も、この場合キャリーを発生せず、演算結果もＳ0 ＝０
となる。
i ）の値に対して、Ｃi ，Ｗi を表２にしたがって求め
ていく。まず、（ａ0 ，ｂ0 ）＝（０，０）なので、Ｃ
0 ＝０，Ｗ0 ＝０となり、Ｃ-1＝０とすると、Ｓi ＝Ｗ
i ＋Ｃi-1 より、Ｓ0 ＝０となる。通常の加算において
も、この場合キャリーを発生せず、演算結果もＳ0 ＝０
となる。
【００２１】次に、（ａ1 ，ｂ1 ）＝（１，０）なの
で、Ｃ1 ＝１，Ｗ1 ＝−１となる。ところで、この場
合、通常の計算ではキャリーＣ1 は発生せずに、演算結
果はＳ1＝１となる。本発明による加算方法では、キャ
リーに相当するＣ1 を発生させ、演算結果Ｓi を求める
際に、Ｓi ＝Ｗi ＋Ｃi-1 の操作を行うため、Ｃ1 は実
際の重みに対して、×２された値をもって、上位に伝え
られることになる。すなわち、ｉ＝１からｉ＝２の重み
へ変換され、Ｗi の補正をないものとすると、ここまで
の演算結果は、Ｓ′＝１・２2 ＋０・２1 ＋０・２
0 （＝４D ）となっており、通常の演算結果Ｓ″＝１・
２1 ＋０・２2 （＝２D ）と異なっている。
で、Ｃ1 ＝１，Ｗ1 ＝−１となる。ところで、この場
合、通常の計算ではキャリーＣ1 は発生せずに、演算結
果はＳ1＝１となる。本発明による加算方法では、キャ
リーに相当するＣ1 を発生させ、演算結果Ｓi を求める
際に、Ｓi ＝Ｗi ＋Ｃi-1 の操作を行うため、Ｃ1 は実
際の重みに対して、×２された値をもって、上位に伝え
られることになる。すなわち、ｉ＝１からｉ＝２の重み
へ変換され、Ｗi の補正をないものとすると、ここまで
の演算結果は、Ｓ′＝１・２2 ＋０・２1 ＋０・２
0 （＝４D ）となっており、通常の演算結果Ｓ″＝１・
２1 ＋０・２2 （＝２D ）と異なっている。
【００２２】この差異を補正するために、Ｗ′＝−１・
２1 ＋０・２0 （＝−２D ）という関数をＳ′に加算す
ることによって、通常の演算結果と合わせ込むことが可
能となる。すなわち、通常の演算時にキャリーが発生す
る可能性がある場合には、キャリーＣi を強引に発生さ
せ、上位ビットに伝えるものの、下位ビットからのキャ
リー信号の有無で、演算結果Ｓが通常の演算結果と合う
ように、補正係数Ｗiを（ａi ，ｂi ）の組み合わせに
対応して設定している訳である。
２1 ＋０・２0 （＝−２D ）という関数をＳ′に加算す
ることによって、通常の演算結果と合わせ込むことが可
能となる。すなわち、通常の演算時にキャリーが発生す
る可能性がある場合には、キャリーＣi を強引に発生さ
せ、上位ビットに伝えるものの、下位ビットからのキャ
リー信号の有無で、演算結果Ｓが通常の演算結果と合う
ように、補正係数Ｗiを（ａi ，ｂi ）の組み合わせに
対応して設定している訳である。
【００２３】更に上記操作を、ｉ＝２及び３に対して繰
り返し、Ｃ2 ＝１，Ｃ3 ＝０，Ｗ2＝０，Ｗ3 ＝０を得
る。Ｃi-1 はＣi を左（ＭＳＢ側）へ１ビットシフトし
たもので、この結果とＷi を加算することによって、次
式で示す演算結果を得る。 Ｓi ＝ ０ １ １ -1 ０ ＝０・２4 ＋１・２3 ＋
１・２2 −１・２1＋０・２0 ＝10D
り返し、Ｃ2 ＝１，Ｃ3 ＝０，Ｗ2＝０，Ｗ3 ＝０を得
る。Ｃi-1 はＣi を左（ＭＳＢ側）へ１ビットシフトし
たもので、この結果とＷi を加算することによって、次
式で示す演算結果を得る。 Ｓi ＝ ０ １ １ -1 ０ ＝０・２4 ＋１・２3 ＋
１・２2 −１・２1＋０・２0 ＝10D
【００２４】以上述べたように、演算過程で、“０”，
“１”以外の第３の値として、例えば“−１”を用い
て、扱うデータを変換して演算を行うことによって、キ
ャリーの伝搬をｉビットから（ｉ＋１）ビット間だけに
抑え、フル・アダーを用いずに、デコーダによって演算
結果が求められる加算回路を構成することができる。
“１”以外の第３の値として、例えば“−１”を用い
て、扱うデータを変換して演算を行うことによって、キ
ャリーの伝搬をｉビットから（ｉ＋１）ビット間だけに
抑え、フル・アダーを用いずに、デコーダによって演算
結果が求められる加算回路を構成することができる。
【００２５】次に、以上述べた手法により演算を行う加
算回路の実施例として、４ビットの加算回路を図１に基
づいて説明する。図１から明らかなように、この実施例
の加算回路は、３つのブロック、ＵＮＩＴ１＝Ｕ00〜Ｕ
03，ＵＮＩＴ２＝Ｕ10〜Ｕ13及びＵＮＩＴ３＝Ｕ20より
構成されており、次に各ブロックの構成及び動作につい
て、順次説明する。
算回路の実施例として、４ビットの加算回路を図１に基
づいて説明する。図１から明らかなように、この実施例
の加算回路は、３つのブロック、ＵＮＩＴ１＝Ｕ00〜Ｕ
03，ＵＮＩＴ２＝Ｕ10〜Ｕ13及びＵＮＩＴ３＝Ｕ20より
構成されており、次に各ブロックの構成及び動作につい
て、順次説明する。
【００２６】まず、図２に第１のブロックＵＮＩＴ１の
内部回路構成例を示す。このブロックＵＮＩＴ１は、各
入力端子Ａ，Ｂに印加される加数，被加数のａi ，ｂi
より、Ｃi ，Ｗi を表２に示す値にしたがってデコード
する。但し、Ｗi は表２から明らかなように、“０”，
“−１”の２値しかもたないため、ブロックＵＮＩＴ１
の出力端子ＷＩがアクティブの際には“−１”が出力さ
れるものと解釈する。
内部回路構成例を示す。このブロックＵＮＩＴ１は、各
入力端子Ａ，Ｂに印加される加数，被加数のａi ，ｂi
より、Ｃi ，Ｗi を表２に示す値にしたがってデコード
する。但し、Ｗi は表２から明らかなように、“０”，
“−１”の２値しかもたないため、ブロックＵＮＩＴ１
の出力端子ＷＩがアクティブの際には“−１”が出力さ
れるものと解釈する。
【００２７】次に、第２のブロックＵＮＩＴ２について
説明する。このブロックＵＮＩＴ２の入力端子ＷＩは、
図１に示すように、ｉビット目の第１のブロックＵＮＩ
Ｔ１の出力端子ＷＩに、他の入力端子ＣＩは（ｉ−１）
ビット目のブロックＵＮＩＴ１の出力端子ＣＩに接続さ
れている。但し、ｉ＝０ビット目のブロックＵＮＩＴ２
の入力端子ＣＩはＧＮＤに接続されているものとする。
これらの入力信号を受け、このブロックＵＮＩＴ２で
は、Ｓi ＝Ｗi ＋Ｃi-1 の演算を行う。ところで演算結
果Ｓi は、“０”，“１”，“−１”の３値をとるた
め、入力信号Ｃi ，Ｗi と演算結果Ｓi 及びブロックＵ
ＮＩＴ２の出力信号ＹＯ，ＹＮ，ＹＰの関係は、次の表
３に示すように定義された値にデコードする。
説明する。このブロックＵＮＩＴ２の入力端子ＷＩは、
図１に示すように、ｉビット目の第１のブロックＵＮＩ
Ｔ１の出力端子ＷＩに、他の入力端子ＣＩは（ｉ−１）
ビット目のブロックＵＮＩＴ１の出力端子ＣＩに接続さ
れている。但し、ｉ＝０ビット目のブロックＵＮＩＴ２
の入力端子ＣＩはＧＮＤに接続されているものとする。
これらの入力信号を受け、このブロックＵＮＩＴ２で
は、Ｓi ＝Ｗi ＋Ｃi-1 の演算を行う。ところで演算結
果Ｓi は、“０”，“１”，“−１”の３値をとるた
め、入力信号Ｃi ，Ｗi と演算結果Ｓi 及びブロックＵ
ＮＩＴ２の出力信号ＹＯ，ＹＮ，ＹＰの関係は、次の表
３に示すように定義された値にデコードする。
【００２８】
【表３】
【００２９】上記表３に示すデコードを行う第２のブロ
ックＵＮＩＴ２の回路構成例を図３に示す。
ックＵＮＩＴ２の回路構成例を図３に示す。
【００３０】最後に、第３のブロックＵＮＩＴ３につい
て説明する。このブロックＵＮＩＴ３の各入力端子ＹＯ
i ，ＹＰi 及びＹＮi は、図１に示すように、それぞれ
ｉビット目の第２のブロックＵＮＩＴ２の出力端子Ｙ
Ｏ，ＹＮ，ＹＰに、入力端子ＣＩはｉ＝３ビット目の第
１のブロックＵＮＩＴ１の出力端子ＣＩに接続されてい
る。このブロックＵＮＩＴ３は第２のブロックＵＮＩＴ
２の出力端子ＹＯi ，ＹＮi ，ＹＰi に出力される演算
結果から、“０”，“１”の２値で表せる演算結果に変
換して、出力端子Ｓ３〜Ｓ０及びＣＯに出力する。
て説明する。このブロックＵＮＩＴ３の各入力端子ＹＯ
i ，ＹＰi 及びＹＮi は、図１に示すように、それぞれ
ｉビット目の第２のブロックＵＮＩＴ２の出力端子Ｙ
Ｏ，ＹＮ，ＹＰに、入力端子ＣＩはｉ＝３ビット目の第
１のブロックＵＮＩＴ１の出力端子ＣＩに接続されてい
る。このブロックＵＮＩＴ３は第２のブロックＵＮＩＴ
２の出力端子ＹＯi ，ＹＮi ，ＹＰi に出力される演算
結果から、“０”，“１”の２値で表せる演算結果に変
換して、出力端子Ｓ３〜Ｓ０及びＣＯに出力する。
【００３１】この変換の説明を簡単にするため、
“０”，“１”，“−１”の３値をもつ演算結果Ｓ
i （＝Ｗi ＋Ｃi-1 ）からの変換について説明する。こ
の場合、前述のように、 Ｓ＝Ｓ3 ・２3 ＋Ｓ2 ・２2 ＋Ｓ1 ・２1 ＋Ｓ0 ・２0 （Ｓi ＝−１，０，１） と表せるから、“−１”が発生したビットから最初に
“１”が発生したビットまでのＳi の値を反転し、“−
１”のＳi を“１”と置換することによって、“０”，
“１”，“−１”の３値の演算結果を“０”，“１”の
２値の演算結果に変換できる。次に実際の例を、いくつ
か挙げる。 １ ０ ０ -1 ⇒ ０ １ １ １ （７D ） １ -1 -1 -1 ⇒ ０ ０ ０ １ （１D ） １ -1 １ -1 -1 ⇒ １ ０ ０ １ （９D ）
“０”，“１”，“−１”の３値をもつ演算結果Ｓ
i （＝Ｗi ＋Ｃi-1 ）からの変換について説明する。こ
の場合、前述のように、 Ｓ＝Ｓ3 ・２3 ＋Ｓ2 ・２2 ＋Ｓ1 ・２1 ＋Ｓ0 ・２0 （Ｓi ＝−１，０，１） と表せるから、“−１”が発生したビットから最初に
“１”が発生したビットまでのＳi の値を反転し、“−
１”のＳi を“１”と置換することによって、“０”，
“１”，“−１”の３値の演算結果を“０”，“１”の
２値の演算結果に変換できる。次に実際の例を、いくつ
か挙げる。 １ ０ ０ -1 ⇒ ０ １ １ １ （７D ） １ -1 -1 -1 ⇒ ０ ０ ０ １ （１D ） １ -1 １ -1 -1 ⇒ １ ０ ０ １ （９D ）
【００３２】以上述べた演算結果を、“０”，“１”の
２値に変換するように構成した第３のブロックＵＮＩＴ
３の内部回路構成例を図４に示す。
２値に変換するように構成した第３のブロックＵＮＩＴ
３の内部回路構成例を図４に示す。
【００３３】上記本発明に係る加算回路の実施例では、
説明を簡単にするため、ＵＮＩＴ１〜ＵＮＩＴ３の３つ
のブロックで構成したものを示したが、回路規模を小さ
くし、高速化を計るためには、これらのブロックを分解
して最適化を計ることや、多ビットに容易に拡張できる
ことはいうまでもない。
説明を簡単にするため、ＵＮＩＴ１〜ＵＮＩＴ３の３つ
のブロックで構成したものを示したが、回路規模を小さ
くし、高速化を計るためには、これらのブロックを分解
して最適化を計ることや、多ビットに容易に拡張できる
ことはいうまでもない。
【００３４】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、演算過程において、“０”，“１”以
外の第３の値をもつパラメータにデータを変換して加算
を行うようにしたので、キャリーの伝搬をｉビットから
（ｉ＋１）ビットの間だけに抑えることができ、フル・
アダーを用いずにデコーダによって演算結果が求められ
る加算回路を構成できるため、従来の最大キャリー伝搬
経路によらない高速な加算演算を比較的簡単な構成で実
現できる。
本発明によれば、演算過程において、“０”，“１”以
外の第３の値をもつパラメータにデータを変換して加算
を行うようにしたので、キャリーの伝搬をｉビットから
（ｉ＋１）ビットの間だけに抑えることができ、フル・
アダーを用いずにデコーダによって演算結果が求められ
る加算回路を構成できるため、従来の最大キャリー伝搬
経路によらない高速な加算演算を比較的簡単な構成で実
現できる。
【図１】本発明に係る加算回路の実施例を示すブロック
構成図である。
構成図である。
【図２】図１に示した加算回路の第１のブロックＵＮＩ
Ｔ１の回路構成例を示す図である。
Ｔ１の回路構成例を示す図である。
【図３】図１に示した加算回路の第２のブロックＵＮＩ
Ｔ２の回路構成例を示す図である。
Ｔ２の回路構成例を示す図である。
【図４】図１に示した加算回路の第３のブロックＵＮＩ
Ｔ３の回路構成例を示す図である。
Ｔ３の回路構成例を示す図である。
【図５】従来の加算回路の構成例を示す回路構成図であ
る。
る。
Ｕ00 ・・・・ Ｕ03 第１のブロックＵＮＩＴ１ Ｕ10 ・・・・ Ｕ13 第２のブロックＵＮＩＴ２ Ｕ20 第３のブロックＵＮＩＴ３ Ａ０〜Ａ３ 加数入力端子 Ｂ０〜Ｂ３ 被加数入力端子 Ｓ０〜Ｓ３，ＣＯ 加算結果出力端子
Claims (5)
- 【請求項１】 多ビットの加算方法において、演算の過
程で“０”，“１”以外の第３の値をもつパラメータに
データを変換して演算を行い、発生するキャリーの伝搬
をｉビット（ｉ＝０，１，２，・・・ ）から（ｉ＋１）ビ
ットの間だけにすることを特徴とする加算方法。 - 【請求項２】 加数をＡ＝ａn ・２n ＋ａn-1 ・２n-1
＋ ・・・・ ＋ａ1 ・２＋ａ0 、被加数をＢ＝ｂn ・２n ＋
ｂn-1 ・２n-1 ＋ ・・・・ ＋ｂ1 ・２＋ｂ0 とするとき、
（ａi ，ｂi ）の値より、前記第３の値をもつ（Ｃi ，
Ｗi ）なるパラメータにデータを変換することを特徴と
する請求項１記載の加算方法。 - 【請求項３】 加算結果をＳ＝Ａ＋Ｂ＝Ｓn ・２n ＋Ｓ
n-1 ・２n-1 ＋ ・・・・・・ ＋Ｓ1 ・２＋Ｓ0 とするとき、
Ｓi ＝Ｗi ＋Ｃi-1 の演算により加算結果を求めること
とし、Ｓi 及びＷi に“０”，“１”以外の第３の値を
もたせて、発生するキャリーの伝搬がｉビットから（ｉ
＋１）ビットの間以外に発生しないようにすることを特
徴とする請求項１又は２記載の加算方法。 - 【請求項４】 “０”，“１”以外の第３の値をもつ演
算結果Ｓより、“０”，“１”の２値で表される演算結
果を求める際に、加算器を用いずに、Ｓi に第３の値が
現れてから“１”が最初に現れるまでのＳi の値を反転
し、第３の値を“１”に変換することを特徴とする請求
項３記載の加算方法。 - 【請求項５】 加数及び被加数データａi ，ｂi を、
“０”，“１”以外の第３の値をもつパラメータＷi 、
及び“０”，“１”の値をもつパラメータＣiに変換す
る複数の第１のブロックユニットと、前記第１のブロッ
クユニットのｉビット目の出力パラメータＷi と（ｉ−
１）ビット目の出力パラメータＣi-1 とを加算する第２
のブロックユニットと、第２のブロックユニットの演算
結果を“０”，“１”の２値で表される演算結果に変換
する第３のブロックユニットとで構成されていることを
特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4304434A JPH06131158A (ja) | 1992-10-19 | 1992-10-19 | 加算方法及び加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4304434A JPH06131158A (ja) | 1992-10-19 | 1992-10-19 | 加算方法及び加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131158A true JPH06131158A (ja) | 1994-05-13 |
Family
ID=17932962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4304434A Withdrawn JPH06131158A (ja) | 1992-10-19 | 1992-10-19 | 加算方法及び加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339245B1 (ko) * | 1998-12-22 | 2002-07-18 | 박종섭 | 가산기 |
-
1992
- 1992-10-19 JP JP4304434A patent/JPH06131158A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339245B1 (ko) * | 1998-12-22 | 2002-07-18 | 박종섭 | 가산기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |