JPH07109369B2

JPH07109369B2 - 平均値検出回路

Info

Publication number: JPH07109369B2
Application number: JP14180889A
Authority: JP
Inventors: 澄高竹内; 隆博三木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-06-02
Filing date: 1989-06-02
Publication date: 1995-11-22
Anticipated expiration: 2010-11-22
Also published as: JPH036421A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、平均値検出回路に関し、特に、入力データ
の平均値を検出するための平均値検出機能を有する平均
値検出回路に関する。

［従来の技術］第12図は、従来の平均値検出回路の概略ブロック図であ
る。

図において、平均値検出回路は、減算回路21、大小比較
回路22、切換回路23、カウンタ回路24、デジタル信号入
力端子２、デジタル信号入力端子10およびデジタル信号
出力端子３を含む。

今、Ａは前段の処理で得られる入力データの累積加算
値、Ｙは同様に前段の処理で得られる入力データの累積
加算回数およびＭは累積加算値Ａを累積加算回数Ｙで除
して得られる平均値とする。また、減算回路21は、累積
加算値Ａおよび累積加算回数Ｙを２の補数で表現し、
（Ａ＋（−Ｙ））を行なう全加算器を用いて構成され、
その減算結果はＣとなる。同様に、大小比較回路22は、
（Ｃ＋（−Ｙ））を行なう全加算器を用いて構成され、
正負を表わすサインビットを検出することにより大小比
較を行なうようにしている。切換回路23およびカウンタ
回路24は、このサインビットの状態によりその回路動作
が制御されるような回路である。

第12図に示す回路の平均値検出の処理動作について、図
を参照して詳細に説明する。

まず、前段の処理により得られる累積加算値Ａはデジタ
ル信号入力端子10を介して減算回路21に入力し、同様
に、累積加算回数Ｙもデジタル信号入力端子２を介して
減算回路21に入力する。このとき、累積加算回数Ｙは、
大小比較回路22にも入力する。

減算回路21は、累積加算値Ａおよび累積加算回数Ｙが与
えられると、（Ａ−Ｙ＝Ｃ）で示される減算処理を実行
し、得られる減算値Ｃを大小比較回路22および切換回路
23に与える。大小比較回路22は、与えられる累積加算回
数Ｙと減算値Ｃとの大小関係を比較する。つまり、大小
比較回路22は、大小関係の比較結果に応じて、切換／カ
ウントアップ信号C/Cの設定信号レベルを切換え、これ
を、切換回路23およびカウンタ回路24に与えている。さ
らに詳細に説明するなら、大小比較回路22は、その大小
比較において（Ｙ≦Ｃ）が成立していると判定すると、
たとえば、切換／カウントアップ信号C/Cの信号レベル
を“HIGH"に設定し、反対に（Ｙ＞Ｃ）が成立している
と判定すると、たとえば、切換／カウントアップ信号C/
Cの信号レベルを“LOW"設定し、切換回路23およびカウ
ン回路24に与えるように動作している。

切換回路23は、与えられる減算値Ｃを並行して与えられ
る切換／カウントアップ信号C/Cの信号レベルに応じて
累積加算値Ａに設定するように動作している。つまり、
切換／カウントアップ信号C/Cの信号レベルが“HIGH"で
ある間は、減算値Ｃをデジタル信号入力端子10を介し
て、減算回路21に新たな累積加算値Ａとして与える。一
方、カウンタ回路24は、切換／カウントアップ信号C/C
の信号レベルに応じて平均値Ｍをカウントアップするよ
うに動作している。つまり、切換／カウントアップ信号
C/Cの信号レベルが“HIGH"である間は、平均値Ｍを１カ
ウントずつインクリメントするような動作を繰返し、減
算回路21での減算回数をカウントアップするようにして
いる。その後、大小比較回路22において、（Ｙ＞Ｃ）の
成立が判定されると、切換／カウントアップ信号C/Cは
信号レベル“LOW"として与えられるので、これに応じ
て、平均値Ｍをデジタル信号出力端子３を介して外部に
出力する。但し、出力される平均値Ｍは誤差を含んでお
り、小数点以下は切捨てとなっている。

以上のようにして、従来の平均値検出回路は、減算回路
21の減算有効の間、その減算回数を繰返しインクリメン
トすることで、入力データの平均値を求めるように動作
している。

［発明が解決しようとする課題］しかしながら、従来の平均値検出回路は、入力データの
累積加算を予め行なった後、累積回数で除算を行ない平
均値を検出していた。この場合、従来の平均値検出のた
めの除算機能は第12図にあるような構成により減算と大
小比較を繰返すため演算速度が遅くなり、その結果平均
値の検出速度が遅くなるという問題点があった。また、
除算機能を構成する減算回路と大小比較回路は全加算器
を用いて構成されているので桁上げ遅延が発生し、その
ため信号の最大伝搬経路が長くなる。これは、処理すべ
きデジタル信号が大きくなるほど顕著なものとなり、ま
た、累積回数が前もって設定され固定された場合におい
ても信号の最大伝搬経路は変わらない。

それゆえに、本発明の目的は、演算の繰返し処理がな
く、入力データの平均値を高速に検出することのできる
平均値検出回路を提供することである。

［課題を解決するための手段］本発明に係る平均値検出回路は、入力データを累積加算
して、複数ビットからなるデジタル信号として出力する
ための累積加算手段と、複数ビットからなるデジタル信
号の形式で累積回数を入力するデジタル信号入力手段
と、前記デジタル信号入力手段からの複数ビットのデジ
タル信号入力に応答して、入力可能な累積加算数と累積
回数との関係に基づき予め定められた複数種類の制御信
号を発生する制御信号発生手段と、前記制御信号発生手
段により発生される制御信号に応答して、前記累積加算
手段から出力される複数ビットのデジタル信号を信号変
換し、それにより前記入力データの平均値を出力する手
段とを備えて構成される。

［作用］本発明に係る平均値検出回路は、入力データを累積加算
して、複数ビットからなるデジタル信号として出力する
ための累積加算手段と、複数ビットからなるデジタル信
号の形式で累積回数を入力するデジタル信号入力手段
と、前記デジタル信号入力手段からの複数ビットのデジ
タル信号入力に応答して、入力可能な累積加算数と累積
回数との関係に基づき予め定められた複数種類の制御信
号を発生する制御信号発生手段とを備えて構成される。
したがって、前記制御信号発生手段により発生される制
御信号に応答して、前記累積加算手段から出力される複
数ビットのデジタル信号を信号変換し、それにより前記
入力データの平均値を出力することができるので、前記
入力データの平均値検出を高速に処理することが可能と
なる。

［実施例］以下、本発明の実施例を図面を参照して詳細に説明す
る。

第１図は、本発明の第１の実施例の平均値検出回路の概
略ブロック図である。

図において、平均値検出回路は、累積加算器４、検出回
路５、デジタル信号入力端子１、２および10、デジタル
信号出力端子３を含む。

累積加算器４は、デジタル信号入力端子１を介して外部
から与えられる複数個の入力データＸを累積加算回路Ｙ
で示される回数だけ累積加算し、累積加算値Ａをデジタ
ル信号として、デジタル信号入力端子10を介して検出回
路５に与えるように動作している。

検出回路５は、デジタル信号入力端子10を介して累積加
算器４より与えられる累積加算値Ａおよびデジタル信号
入力端子２を介して外部より与えられる累積加算回数Ｙ
とを入力し、平均値Ｍの検出を行ないデジタル信号出力
端子３を介して外部に出力するように動作している。

なお、デジタル信号入力端子２を介して外部より与えら
れる累積加算回数Ｙは固定であっても可変であってもよ
い。

さらに、第１図に示す検出回路５について説明を加え
る。

第２図は、第１図に示す検出回路５の一具体例を示す概
略ブロック図である。

図において、検出回路５は、デジタル信号入力回路51、
制御信号発生回路52およびデコード回路53を含む。

デジタル信号入力回路51は、デジタル信号入力端子２を
介して外部より与えられる累積加算回数Ｙを回路内に入
力するように動作しており、たとえば、ｎビットのデジ
タル信号を入力するためにｎビットのシフトレジスタで
構成され、入力端子２よりシリアルあるいはパラレルに
与えられるデジタル信号を入力するように動作してい
る。制御信号発生回路52は、デジタル信号入力回路51よ
り与えられる累積加算回数Ｙに基づいて平均値検出のた
めの複数種類の制御信号を発生するように動作してい
る。デコード回路53は、制御信号発生回路52より与えら
れる複数種類の制御信号によりデジタル信号入力端子10
を介して与えられる累積加算値Ａをデコードした値が変
化するように構成されており、結果として複数の入力デ
ータＸの平均をデコードして、平均値Ｍとしてデジタル
信号出力端子３を介して外部に出力するように動作して
いる。

次に、第２図に示す制御信号発生回路52について第３図
および第４図を参照してさらに説明を加える。

第３図は、第２図に示す制御信号発生回路の制御信号発
生過程を説明する図である。

第４図は、第２図に示す制御信号発生回路の制御信号発
生のための論理式とその回路構成の一具体例を示す図で
ある。

なお、本発明において、累積加算値Ａおよび累積加算回
数Ｙの大きさは任意に設定可能であるが、本実施例では
説明の便宜上、累積加算回数Ｙは２以上であり、両者と
もに２ビットのデジタル信号として扱われると想定す
る。したがって、この場合、累積加算値Ａおよび累積加
算回数Ｙは、最大値（２²−１）で抑えられる。

まず、第３図において、A0は累積加算値Ａのデジタル信
号の第１ビットを示し、A1は累積加算値Ａのデジタル信
号の第２のビットを示している。また、M3、M5、M6、M1
0およびM15はデコードされたデジタル信号であり、それ
ぞれ除算結果であるところの0.3、0.5、0.6、1.0および
1.5に相当する信号を表わしており、平均値Ｍとして外
部出力される。但し、この場合、平均値Ｍは誤差を含ん
でおり、小数点第２位以下は切捨て処理されるものとす
る。また、累積加算回数Ｙについては、１以下の値を除
くものとする。

第３図（ａ）において、図中の数字２および３は累積加
算回数Ｙを10進で表わしている。つまり、第３図（ａ）
は、累積加算値Ａのデジタル信号が１（HIGH）となるビ
ット位置に、そのときの累積加算回数Ｙは10進数で対応
させて、求まる平均値Ｍに対応させるように配置してい
る様子を示している。さらに詳細に説明するならば、た
とえば、累積加算値Ａが２、累積加算回数Ｙが３である
場合、累積加算値Ａのデジタル信号の第２のビットA1の
み１（HIGH）となり、ここに累積加算回数Ｙの３が当て
られて、その位置に平均値Ｍを表わすM6（＝0.6）が配
置される。また、累積加算値Ａが３、累積加算回数Ｙが
３である場合、累積加算値ＡのビットA0およびA1が１
（HIGH）となり、ここに累積加算回数Ｙであるところの
３が当てられて、その位置に平均値Ｍを表わすM10（＝
1.0）が配置される。以上のように、第３図（ａ）に示
すように累積加算回数Ｙにより決まる制御信号はS0＝
０、S1＝２∪３、S2＝２、S3＝３の４種類となる。

第３図（ｂ）は、制御信号S0ないしS3を用いて第３図
（ａ）を書き換えた図である。

第４図（ａ）は、第３図（ｂ）に示す制御信号S0ないし
S3を論理式で表わした図であり、Y0およびY1は累積加算
回数Ｙの２ビット構成のデジタル信号を表わしており、
Y0は第１のビット、Y1は第２のビットの信号を示す。

第４図（ｂ）は、第４図（ａ）に示す論理式に基づいて
構成した論理回路であり、第２図に示す制御信号発生回
路52の一具体例を示すブロック図である。

第４図（ｂ）において、制御信号発生回路52は、デジタ
ル信号入力端子２を介して累積加算回数Ｙの２ビットの
デジタル信号Y0およびY1を入力し、これを、インバータ
回路6aおよび6b、AND回路7a、7bおよび7cを用いて第４
図（ａ）に示す論理式を実現するように処理し、制御信
号S0、S1、S2およびS3を出力するように動作している。
また、制御信号発生回路52は、制御信号Si（ｉ＝,2,3,
…,n）を記憶するROM（Read Only Memoryの略）を含
み、累積加算回数Ｙをアドレス入力としてROMに記憶さ
れた相応する制御信号Ｓ_iを読出すようにして構成して
もよい。

次に、第２図に示すデコード回路53について第５図を参
照してさらに説明を加える。

第５図は、第２図に示すデコード回路の一具体例を示す
ブロック図である。

第５図において、デコード回路53は制御信号S0、S1、S2
およびS3が制御信号発生回路52より与えられ、デジタル
信号入力端子10を介して累積加算値Ａの２ビットのデジ
タル信号A0およびA1が与えられる。また、デコード回路
53は、排他的NOR回路8aないし8jおよびAND回路9aないし
9eを含む。各排他的NOR回路の２入力のうち、一方の入
力にデジタル信号A0またはA1が与えられ、他方の入力に
は制御信号S0、S1、S2およびS3のうちのいずれかが与え
られる。各AND回路には、これら排他的NOR回路の出力信
号が与えられ、デジタル信号M3、M5、M6、M10およびM15
がデタル信号出力端子３を介して外部に出力される。次
に、第１図に示す平均値検出回路の動作について、第６
図を参照して説明する。

第６図は、第１図に示す平均値検出回路の動作を説明す
るために各信号の値を示す図である。

今、本回路において、累積加算値Ａは３、累積加算回数
Ｙは２であると想定する。

第６図（ａ）に示すように、本回路に、累積加算回数Ｙ
（＝２）のデジタル信号がY0＝０（LOW）、Y1＝１（HIG
H）で外部より与えられ、シリアルあるいはパラレルに
デジタル信号入力回路51に入力する。一方、累積加算器
４で求まる累積加算回路Ｙに基づく入力データＸの累積
加算値Ａは、第６図（ｂ）に示すように、そのデジタル
信号がA0＝１（HIGH）、A1＝１（HIGH）で与えられ、デ
ジタル信号入力端子10を介してデコード回路53に入力す
る。次に、制御信号発生回路52は、デジタル信号入力回
路51より累積加算回数Ｙのデジタル信号Y0およびY1が与
えられ、これに応答して、第６図（ｃ）に示すような制
御信号S0ないしS3を出力する。この場合、制御信号S0お
よびS3は０（LOW）、制御信号S1およびS2は１（HIGH）
に設定されて、次段のデコード回路53に与えられる。こ
れにより、デコード回路53には、制御信号S0ないしS3お
よび累積加算値Ａのデジタル信号A0およびA1が与えられ
る。これに応答して、デコード回路53の各排他的NOR回
路の出力は、排他的NOR回路8a、8b、8cおよび8hは１（H
IGH）、排他的NOR回路8d、8e、8f、8g、8iおよび8jは０
（LOW）となり、次段の各AND回路の入力に与えられる。
各AND回路の出力は、第６図（ｄ）に示すように平均値
Ｍのデジタル信号M15のみ１（HIGH）となって、デジタ
ル信号出力端子３を介して外部に出力される。これは、
第６図（ｅ）に示すように求められる平均値Ｍは、1.5
であることを表わす。

また、デコード回路53の出力を、エンコード回路に与
え、入力データＸの平均値Ｍを２進数にエンコードして
外部に出力することもできる。

また、累積加算値Ａが０、すなわち平均値Ｍが０となる
ような入力データＸが想定される場合は、第７図に示す
ようなデジタル信号M0を求めるような回路を、第５図に
示すデコード回路53に付加すればよい。

次に、累積加算値Ａが負数となるような入力データＸが
想定される場合は、第８図に示すような平均値検出回路
となる。

第８図は、負数の平均値検出機能も有する平均値検出回
路の概略ブロック図である。

第８図の構成を、第１図に示す構成と比較して異なる点
は、第１図に示す構成に新たに符号変換回路I10aおよび
符号変換回路II10bを追加している点にある。符号変換
回路I10aは、累積加算器４より累積加算値A1が与えら
れ、これを処理して累積加算値A2を検出回路５に与える
よう動作している。一方、符号変換回路II10bは、検出
回路５より平均値Ｍが与えられ、これを処理して平均値
MNを平均値出力端子3aに与えるように動作している。

次に、第８図に示す負数の平均値検出機能も有する平均
値検出回路の動作について説明する。

入力データX1の累積加算値A1が負数である場合を想定し
て、累積加算値A1の最上位ビットをサインビットMSBと
する。たとえば、今、累積加算値A1が４ビットのデジタ
ル信号で与えられる場合、累積加算値A2は、サインビッ
トMSBの１ビットを除く、３ビットのデジタル信号で示
されるので、検出回路５は第１図に示す検出回路５と同
様な回路構成となる。さらに、入力データX1および累積
加算値A1が第９図に示すような２の補数で表わされてい
るとする。ここで、累積加算値A1が負数、たとえば、−
３として符号変換回路I10aに与えられると、符号変換回
路I10aは、累積加算値A1のサインビットMSBを検出し、
これを符号変換回路II10bに与え、その後、サインビッ
トMSBが０であることに応答して累積加算値A1の全ビッ
トを反転し、その結果に＋１する。つまり、累積加算値
A1を＋３に変換し、累積加算値A2として検出回路５に与
えている。今、累積加算回数Ｙが２として検出回路５に
与えられているとすれば、検出回路５では（３÷２）が
実行されて、平均値ＭはM15として符号変換回路II10bに
与えられる。符号変換回路II10bは、M15を２進数にエン
コードし、その後、サインビットMSBに応答して、エン
コードされた全ビットを反転してその結果に＋１する。
つまり、平均値M15は＋1.5から−1.5に変換されて、平
均値出力端子3aより平均値MNつまり−1.5を出力する。

上述のように、平均値が負数となるように平均値検出機
能を併せ持つ平均値検出回路を容易に得ることができ
る。

次に、第２の実施例について、累積加算値Ａが３ビット
のデジタル信号で取扱われ累積加算回数Ｙが２ビットの
デジタル信号で取扱われる例について示す。

第10図は、本発明の第２の実施例の累積加算値、累積加
算回数および平均値の関係について示す図である。

第10図において、平均値Ｍは、小数点第２位以下切捨て
となっている。ここで、平均値Ｍの0.3ないし7.0をデコ
ードされたデジタル信号としてM3ないしM70で表わす。
したがって、これをエンコード出力する場合には、７ビ
ット（０〜127）のデジタル信号が必要となる。同様に
して、平均値Ｍを小数点第３位以下切捨てと想定する
と、平均値ＭはM33ないしM700のデコードされたデジタ
ル信号として表わされ、これをエンコード出力する場合
は10ビット（０〜1023）のデジタル信号が必要となる。

次に、第10図に示す累積加算値ＡをA0ないしA2の３ビッ
トのデジタル信号で表わすようにして、第10図に示す関
係を前述の第３図および第４図のように書き換えると、
第11図で表わされる。第11図は、第２の実施例の制御信
号発生過程を説明する図である。

第11図（ａ）は、第１の実施例の第３図（ａ）と同様な
考え方で作成されるため、詳細説明を省略するが、第11
図（ａ）中の０ないし３の数字は累積加算回数Ｙを10進
数で示している。

次に、第11図（ａ）を第４図（ａ）のように書き換える
と第11図（ｂ）に示す論理式を用いて制御信号が表わさ
れる。

第11図（ｂ）に示す論理式は、第１の実施例の第４図
（ａ）に示される論理式と同様な考え方で得られるた
め、詳細説明を省略するが、第11図（ｂ）に示されるよ
うに、制御信号はS0、S1、S2、S3、S4、S5、S6の７種類
となる。

なお、第11図（ｂ）に示す論理式を実現するための論理
回路は第４図（ｂ）と同様な考え方で容易に構成される
ので、制御信号も容易に得ることができる。また、第１
の実施例の第５図と同様な考え方により、第２の実施例
を満足するようなデコード回路についても容易に構成す
ることができる。

［発明の効果］以上のように、本発明によれば、平均値検出回路に入力
する入力データの平均値検出が演算手段によらず、デコ
ード手段によって達成可能とされる。さらに、回路中に
おいて処理すべきデジタル信号が大きくなっても、従来
の加算器処理によるキャリー伝搬がないので信号の最大
伝搬経路は変わらない。また、累積加算回数が予め固定
で設定される場合には、信号の最大伝搬経路は短くな
り、その結果、検出速度を向上することができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の平均値検出回路の概
略ブロック図である。第２図は第１図に示す検出回路の
一具体例を示す概略ブロック図である。第３図は、第２
図に示す制御信号発生回路の制御信号発生過程を説明す
る図である。第４図は、第２図に示す制御信号発生回路
の制御信号発生のための論理式とその回路構成の一具体
例を示す図である。第５図は、第２図に示すデコード回
路の一具体例を示すブロック図である。第６図は、第１
図に示す平均値検出回路の動作を説明するために各信号
の値を示す図である。第７図は、累積加算値が０となる
場合の平均値のデジタル信号を求めるデコード回路の図
である。第８図は、負数の平均値検出機能も有する平均
値検出回路の概略ブロック図である。第９図は、第８図
に示すデータの２の補数表示とその処理の説明図であ
る。第10図は、本発明の第２の実施例の累積加算値、累
積加算回数および平均値の相互関係について示す図であ
る。第11図は、第２の実施例の制御信号発生過程を説明
する図である。第12図は、従来の平均値検出回路の概略
ブロック図である。図において、１、２および10はデジタル信号入力端子、
３はデジタル信号出力端子、４は累積加算器および５は
検出回路である。なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】入力データを累積加算して、複数ビットか
らなるデジタル信号として出力するための累積加算手段
と、複数ビットからなるデジタル信号の形式で累積回数を入
力するデジタル信号入力手段と、前記デジタル信号入力手段からの複数ビットのデジタル
信号入力に応答して、入力可能な累積加算数と累積回数
との関係に基づき予め定められた複数種類の制御信号を
発生する制御信号発生手段と、前記制御信号発生手段により発生される制御信号に応答
して、前記累積加算手段から出力される複数ビットのデ
ジタル信号を信号変換し、それにより前記入力データの
平均値を出力する手段とを備えた、平均値検出回路。