JPS58207125A - 多相クロツク発生回路 - Google Patents
多相クロツク発生回路Info
- Publication number
- JPS58207125A JPS58207125A JP57090097A JP9009782A JPS58207125A JP S58207125 A JPS58207125 A JP S58207125A JP 57090097 A JP57090097 A JP 57090097A JP 9009782 A JP9009782 A JP 9009782A JP S58207125 A JPS58207125 A JP S58207125A
- Authority
- JP
- Japan
- Prior art keywords
- register
- input
- output
- bit
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル回路において、位相の異なるクロック
を多数套壁とする場合の多相タロツク発生回路に関する
ものである。
を多数套壁とする場合の多相タロツク発生回路に関する
ものである。
従来は、基準クロックを入力とするカウンタの出力をデ
コーダの入力に接続し、デコーダよシ出力を得る事によ
ｐ１多相タロツクを発生させていた。
コーダの入力に接続し、デコーダよシ出力を得る事によ
ｐ１多相タロツクを発生させていた。
従って、カウンタとデコーダにより、位相の異なるクロ
ック数が制限され、そのクロック数を増減する事は容易
でないという欠点があった。
ック数が制限され、そのクロック数を増減する事は容易
でないという欠点があった。
本発明の目的は、上記従来の欠点を除去し、位相の異な
るクロック数を任意に決定できる多相クロック発生回路
を提供することにある。
るクロック数を任意に決定できる多相クロック発生回路
を提供することにある。
本発明の多相クロック発生回路は、基準クロックを入力
とするＮビットシリアルインパラレルアウトシフトレジ
スタ（Ｎは２以上の整数）のＮビット目の出力をＯＲゲ
ートの一方の入力に、１ビツト目の出力を７リツプフロ
ツプのリセット入力に各々接続し、前記ＯＲゲートの出
力を前記フリップフロップのセット入力に、前記フリッ
プフロツブの出力を前記シフトレジスタのシリアル入力
に各々接続し、前記ＯＲゲートの他方の入力と前記シフ
トレジスタのクリア入力をリセット入力とし、前記シフ
トレジスタよりＮ本の多相クロック出力を得ることを特
徴とする。
とするＮビットシリアルインパラレルアウトシフトレジ
スタ（Ｎは２以上の整数）のＮビット目の出力をＯＲゲ
ートの一方の入力に、１ビツト目の出力を７リツプフロ
ツプのリセット入力に各々接続し、前記ＯＲゲートの出
力を前記フリップフロップのセット入力に、前記フリッ
プフロツブの出力を前記シフトレジスタのシリアル入力
に各々接続し、前記ＯＲゲートの他方の入力と前記シフ
トレジスタのクリア入力をリセット入力とし、前記シフ
トレジスタよりＮ本の多相クロック出力を得ることを特
徴とする。
第２図は本発明による多相クロック発生回路の実施例を
示す回路図、第３図は第２図の動作を示すタイムチャー
トである。
示す回路図、第３図は第２図の動作を示すタイムチャー
トである。
この多相クロック発生回路において、リセット信号が′
Ｈ“レベルになると、これがシフトレジスタ５のクリア
入力と彦り、その全ビットがクリアされ、また、フリッ
プフロップ３はＯＲゲート４を経てセットされ、その出
力は’Ｈ“になる。従ってシフトレジスタ５のシリアル
入力には′Ｈ＃が与えらｎる。
Ｈ“レベルになると、これがシフトレジスタ５のクリア
入力と彦り、その全ビットがクリアされ、また、フリッ
プフロップ３はＯＲゲート４を経てセットされ、その出
力は’Ｈ“になる。従ってシフトレジスタ５のシリアル
入力には′Ｈ＃が与えらｎる。
次にリセット信号が’Ｌ’レベルになると、シフトレジ
スタ５に入力される最初のクロックでシフトレジスタ５
の１ビツト目がセットされその出力は’Ｈ’となり、フ
リップフロップ３はリセットされ、その出力は１Ｌ＃に
なる。従ってシフトレジメタ５のシリアル入力には１Ｌ
＃が与えられ、次のクロックでシフトレジスタ５の１ビ
ツト目がリセットされその出力は′Ｌ＃となる。順次ク
ロックが入り、シフトレジスタ５のＮビット目の出力が
１Ｈ′となるとフリップフロップ３は再びセットされ、
次のクロックでシフトレジスタ５の１ビツト目が再びセ
ットされ、その出力は１Ｈ′となる。従ってシフトレジ
スタ５のＮ本の出力はＮ相のクロック５１．５２．・・
・、５Ｎを出力することになる。
スタ５に入力される最初のクロックでシフトレジスタ５
の１ビツト目がセットされその出力は’Ｈ’となり、フ
リップフロップ３はリセットされ、その出力は１Ｌ＃に
なる。従ってシフトレジメタ５のシリアル入力には１Ｌ
＃が与えられ、次のクロックでシフトレジスタ５の１ビ
ツト目がリセットされその出力は′Ｌ＃となる。順次ク
ロックが入り、シフトレジスタ５のＮビット目の出力が
１Ｈ′となるとフリップフロップ３は再びセットされ、
次のクロックでシフトレジスタ５の１ビツト目が再びセ
ットされ、その出力は１Ｈ′となる。従ってシフトレジ
スタ５のＮ本の出力はＮ相のクロック５１．５２．・・
・、５Ｎを出力することになる。
以上の説明から明らかなように、本発明によれば、シフ
トレジスタのみの追加でＮの値を増すことができ、また
、何番目のビット出力をＯＲゲートの入力に接続するか
だけでＮの１直を減らすこともできる。すなわち、位相
の異なるクロック数を任意に設定することができる効果
がある。
トレジスタのみの追加でＮの値を増すことができ、また
、何番目のビット出力をＯＲゲートの入力に接続するか
だけでＮの１直を減らすこともできる。すなわち、位相
の異なるクロック数を任意に設定することができる効果
がある。
第１図は従来の多相クロック発生回路の電気結細図、第
２図は本発明による多相タロツク発生回路の実Ｎｌ１例
を示す回路図、第３図は第２図の動作を示すタイムチャ
ートである。 １・・・・・・カウンタ、２・・・・・・デコーダ、３
・・・・・・フリッ７’７０ツブ、４・山・・ＯＲゲー
ト、５・・・・・・シフトレジスタ。 代理人 弁理士 内 原 晋 す帽 タタ千日クロ・す７ボカ 串２別 半３切 ｔＬ力ｔ４〜′ ニニニし一一−−−−−−−−−
−−−−−−−７，−一一一［−一−１−一一−−−−
一一一一−−−一−−−−−・：：′。
２図は本発明による多相タロツク発生回路の実Ｎｌ１例
を示す回路図、第３図は第２図の動作を示すタイムチャ
ートである。 １・・・・・・カウンタ、２・・・・・・デコーダ、３
・・・・・・フリッ７’７０ツブ、４・山・・ＯＲゲー
ト、５・・・・・・シフトレジスタ。 代理人 弁理士 内 原 晋 す帽 タタ千日クロ・す７ボカ 串２別 半３切 ｔＬ力ｔ４〜′ ニニニし一一−−−−−−−−−
−−−−−−−７，−一一一［−一−１−一一−−−−
一一一一−−−一−−−−−・：：′。
Claims (1)
- 基準クロックを入力とするＮビットシリアルインパラレ
ルアウトシフトレジスタ（Ｎは２以上の整数）のへビッ
ト目の出力をＯＲゲートの一方の入力に、１ビツト目の
出力を７リツプフロツプのリセット入力に各々接続し、
前記ＯＲゲートの出力を前記フリップフロップのセット
人力に、前記フリップフロップの出力全前記シフトレジ
スタのシリアル入力に各々接続し、前記ＯＲゲートの他
方の入力と前記シフトレジスタのクリア入力をリセット
入力とし、前記シフトレジスタよりＮ本の多相タロツク
出力を得ることを特徴とする多相′ロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090097A JPS58207125A (ja) | 1982-05-27 | 1982-05-27 | 多相クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090097A JPS58207125A (ja) | 1982-05-27 | 1982-05-27 | 多相クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58207125A true JPS58207125A (ja) | 1983-12-02 |
Family
ID=13989012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090097A Pending JPS58207125A (ja) | 1982-05-27 | 1982-05-27 | 多相クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207125A (ja) |
-
1982
- 1982-05-27 JP JP57090097A patent/JPS58207125A/ja active Pending
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