JPS6159542A - エラ−検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、演算処理装置のハードウェアの誤　　　・
動作に起因する計算エラーを検出するためのエラー検査
装置に関するものである。

〔従来技術〕

従来、この椋の装置としては、第１図、第一図。

第３図及び第を図に示すものがあった。

第１図において（１）は基本的な乗算回路の構成を示す
。（２）は、被乗数オペランドを保持するｎビット長の
データレジスタである。（３）は、乗数オペランドを保
持するｎビット長のデータレジスタであって、シフト機
ｎヒを併せ持ち、乗算サイクル中ば、部分状を保持する
２ｎビツト長の７キユムレータ（りの下位ｎビット部分
を構成する。（５）は、部分積の上位ｎビットを保持す
るデータレジスタであって、乗数オペランド用データレ
ジスタ（３）と同様にシフト機能を持ち、２ｎビツト長
のアキュムレータ（りの上位ｎビット部分を構成する。

（６）は、乗数解読回路であって、データレジスタＣＪ
）の下位−ビットを入力し、乗算サイクル中の被乗数因
子の選択信号を生成するものである。

（７）は、被乗数因子生成回路で、データレジスタ（２
）から入力される被乗数オペランドを上記乗数解読回路
（６）からの出力信号により倍数に変換して被乗数因子
を生成する。（ざンは、２入力ｎピツトの二進加算器で
、前述の被乗数因子とデータレジスタ（５ンの内容とを
加算し、その和をデータレジスタ（５）へ出力する。（
９）は、乗算回路（１）に接続された従来のエラー検査
装置の構成を示す。

（ｌＯ）は、ｎビット長デー゛りのモジュロ３の剰余を
生成する剰余生成回路、（１１）は、剰余生成回路（１
０）で生成される剰余の中で、データレジスタ（３）及
び（，１）の内容の剰余を入力し、積の実剰余を生成す
る積剰余生成回路である。（ｌコ）は、被乗数剰余を保
持する被乗数剰余レジスタ、（１Ｊ）は乗数剰余を保持
する乗数剰余レジスタ、（１１１）は、積剰余を保持す
る績剰余レジスタ、（ｔＳ月ま、上記剰余レジスタ（７
，２）　、　（７，７）の内容から予測される予測剰余
と剰余レジスタ（／ｑ）に生成される実剰余とを比較し
てエラー検査を行なう剰余比較検査回路である。

第２図及び第３図は剰余生成回路（１０）の内部構成を
示したもので、こ−では、オペランドデータ長ｎ＝３２
ビツトの場合を例にして示されている。この第二図にお
いて、（ｔ６）は、ｇビットデータの剰余を生成すると
ビットデータ剰余生成回路である。（１７）は、クビッ
トデータの剰余を生成する弘ピットデータ剰余生成回路
で第１図の積剰余生成回路と同じ構成のものである。

第弘図は弘ビットデータ剰余生成回路（１７）のゲート
構成の例示図である。この第弘図において、ゲートＣ／
ｌ）、Ｃｌ３ノはＥＸ−ＯＲゲート、ゲート＜２ｏ、＋
　、　（ユｌ）、（−駒、（２Ｊ）は反転出力付き人カ
バツ７アゲート、ゲート（コ弘）、（ｕ、！ｔ）ｌ（コ
ロ）（２７）は３人力ＮＯＲゲート（Ｌｏｗ有意有意Ｎ
−グートンート（２ｇ）、（！デ月−１ｐ人力ＮＯＲゲ
ート（ＬＩＯＷ有意ＡＮＤゲートン、ゲート（３ｏ）、
（，７／）は３人力ＯＲゲートである。

次に動作について説明する。

第１図において、乗載回路（１）の乗算動作及びそれに
ともなうエラー検査装ａ　（９）の動作の概略は次の通
りである。

ｌ）オペランドデータをデータレジスタ（２）及び（３
）にセットする。

勾　上記セットされたオペランドデータの剰余を生成す
る。被乗数の剰余は被乗数刺頒レジスタ（１２）へ、乗
数の剰余は乗数剰余レジスタ（１３）へ、それぞれセッ
トされる。

３）乗算動作を開始する。

アヤユムレータ（りの上ｆｆ１ｎビット（データレジス
タＣｓ）　）は、ありかじめＯに初期設定され℃いる。

乗数解読回路（６）で、データレジスタＣ３）の下位コ
ビットをデコードし、その結果、被乗数因子生成回路（
り一で被乗数因子が生成され、加算器（ざ）に入力され
る。加算器ＣＩ）のもう一方の入力はデータレジスタ（
よ）の内容であるが、最初は、前述した通りＯがセット
されている。

両者が加算され、データレジスタ（ｊ′）にその結果が
セットされる。次に、データレジスタ（ｊ−）　　　　
゛及び（３）が２ｎビツト長のアキュムレータ（つとし
て動作し、２ビット右シフト縁作を行なう。

この結果、上位Ｈ＋ｘビットに部分積が得られ、下位ｎ
−４ピツトには、乗数オペランドの上位ｎ−コピットが
残る。先にデコードされた乗数オペランドの下位二ビッ
トは捨てられる。データレジスタ（ｊＪの下位−ビット
は、二回目の乗算サイクルの乗数解読ビットとなり、引
き続き上記動作を繰り返し実行する。ｎビット長のオペ
ランドデータ乗算の場合には、ｎ７２回の繰り返し乗算
で終了１−る。

そして、ココピット長の積が、アキュムレータＣ’ｌ）
に生成される。

リ　乗算終了後、積の剰余を生成する。

積剰余は、アキュムレータ（りの出力から、剰余生成回
路（ｉｏ）及び状剰余生成回路（１１）を経て撰剰余レ
ジスタ（ｌｐ）にセットされる。

５）次に、剰余比較検査回路（１５）にて、先に生成さ
れた被乗数剰余及び乗数剰余から予測される予測剰余と
、結果として得られた積剰余との比較検査が行なわれ、
不一致の場合にはエラーが報告される。

リ　最後に、結果（積ンを要求先へ転送して動作を完了
する。通常、データバスは、オペランド長に等しいか、
あるいはそれより少ないデータ幅で構成されているため
、この転送は、２回あるいはそれ以上に分けて行なわれ
る゛。

従来のエラー検査装置は、以上のような構成・動作のも
のであるた殉、乗算動作の開始以前に、乗数剰余を生成
することが必要であり、そのため、乗算の開始が遅れる
欠点があった。又、剰余生成回路の論理が深く、多くの
ゲート段階を必要とするため、高速動作を要求される演
算回路部に対しクリティカルパスとなり易く、多くの場
合ユサイクル動作が必要となるなど、制御を難しくする
と同時に性比向上を妨げる主要な原因となっていた。

更に、データ入力の幅が広く、ＬＳＩ化のための論理分
割に不向きであるなどの欠点があった。

〔発明の概要〕

この発明は、上記のような従来の装置の欠点を除去する
ためになされたもので、演算にともなうデータのシフト
動作を利用し、シフト単位に分割されたデータを順次入
力し、繰り返し演算にて剰余を生成することにより、少
ｌ孟いハードウェア量で安価に構成され、かつ、ｌサイ
クルにおけるゲート段数を少なくできるため、高速動作
が可能であって、ＬＳＩ化にも適しているエラー検査装
置を提供することを目的としている。

〔発明の実施例〕

以下、この発明の一実施例を第５図ないし第５図につい
て説明する。第Ｓ図忙おいて、（３コ）はこの発明のエ
ラー検査装置を示す。〔３３〕は、このエラー検査装置
（３２）を接続する乗算回路を示す。（３ｊ月ま、被乗
数を保持するデータレジスタでｔピット右シフト機能を
併せ持つものである６なお、図中、他の図との同一符号
は同−又は相当部分を示す。（３よ）は、この発明によ
る被乗数剰余生成回路、（３６）は、この発明による状
剰余生成回路、（３７）は、この発明による乗数剰余生
成回路である。

第６図において、（３ｊ）は、上記被乗数剰余生成回路
の内部構成を示す。（１６）は、第３図におけるｇビッ
トデータ剰余生成回路（１６）と同一構成のもので、デ
ータレジスタ（３弘）の上位ｇビットを入力するもので
ある。（３ざ〕は、弘ビットラッチ回路で、前サイクル
までの部分剰余２ビツトと新しく生成されたｇビットデ
ータの剰余λピットを保持する。（１７）は、第３図及
び第弘図の（１７）と同一の弘ビットデータ剰余生成回
路であって、最終的に被乗数剰余を生成し出力するもの
である。

第７図において、（３Ａ）は′、前述の状剰余生成回路
の内部構成を示すう　（３９）は、積剰余人力選択回路
で、積剰余生成の際の入力を選択する。その他の構成要
素は、前述の第５図及び第６図におけろ同一符号のもの
と同じである。

第５図において、（Ｊ７）は、前述の乗数剰余生成回路
の内部構成を示す。これは、ラッチ（３に・）とダビッ
トデータ剰余生成回路（ｆ７）だゆで構成されている。

次に動作について説明する。

乗算動作にともなう、この発明におけるエラー検査装置
（３コノの動作は、下記の手順で行なわれる。

ｌ）オペランドデータ（被乗数９乗数ンをデータレジス
タ（Ｊｌｌ）及び（３）にセットする。

２ノ　直も九乗算動作を開始すると同時に、乗数剰余と
積の下位半分に対する剰余生成を行ｌヨウ。

乗算動作自体は従来技術の説明で示したものと全（同じ
である。

（乗数剰余の生成方法プ 第Ｓ図において、データレジスタ（，７）　Ｋ保持され
ている乗数の下位ｎビットＣｂｉ、ｂｏ　）は、乗数デ
コードと同じタイミングで乗数剰余生成回路（３７）に
入力され、ラッチ（Ｊｇ）にセットされる。

このラッチ（Ｊｇ）は、０に初期設定されており、この
時点で、ラッチ（３ｇ月・ま（θ、０．ｂ、、ｂ、　）
の１直を持つことになる。この結果、グビットデータ剰
余生成回路（ｌクツには、乗数下位ｎビット（ｂ、。

ｂｏ）の剰余（Ｒｂ、（ｘ）、Ｒｂ、（コン〕が生成さ
れる。

次のサイクルでは、データレジスタ（３）が右へｎビッ
トシフトされており、乗数剰余生成回路（３７）には、
乗数のり７ト後の下位２ピッＩ−（ｂ、。

ｂユ）が入力され、ラッチ（３ｔ）には、上記２ビツト
入力と前のす、イクルで生成された部分剰余（ｎｂ、（
コ）、Ｒｂ、（コ））がフィードバックされ、（Ｒｂバ
λ）。

Ｒｂ、（す、ｂ、　、ｂコンの値かセットされる。この
結果、弘ビット剰余生成回路（１７）には、乗数下位グ
ビットの剰余（Ｒｂ、（す、Ｒｂ、（す〕が生成される
。上記の操作を乗算動作に合ね−せて繰り返し実行する
ことにより、ラッチ（３ｇ）には、！終的に（Ｒｂ、（
ｎ−コ）、Ｒｂ、（ｎ−２＞、ｂｎ−、、ｂｎ−、）の
値が七ッ卜される。

こＮに、（Ｒｂ、（ｎ−／）、Ｒｈ、（ｎ−２・）は、
ｎビットの乗数の下位（ｎ−ユンビット分の剰余であり
、（ｂｎ−、、ｂｎ、２）はｎビット乗数の上位二ピン
トすなわち最終入力データである。この結果、グビソト
データ剰余生成回路（１７）の出力には、乗数剰余が生
成されることになる。

Ｃ１ｆｔの部分剰余の生成方法） 第７図において、この乗算動作中１．２ｎピツト長のア
キュムレータ（りには部分積が保持されろが、その中で
も、データレジスタ（３）の上位ｎビットには、確定し
た積の下位ビットが毎サイクルｎビット単位でシフ）・
入力されるう積別余人力選択回路（３２）でＡ側入力を
選択することにより、積剰余生成回路（３６月゛よ前述
の乗数剰余生成回路と同じ構成となる。この結果、乗数
ぷ１１余の生成方法と同じ動作により、最終的にラッチ
（３ｇ）には（Ｒｃ、（ｎ−コ）、Ｒｃ、（ｎ−Ｊ）、
Ｏｎ−、、Ｃｎ−２’　）の値がセットされる。ここで
、（Ｒｃ、（ｎ−４）、Ｒｅ０（ｎ−，２）　）は積の
下位（ｎ−ユンビット分の剰余で、（Ｃｎ＋　７　＋　
Ｃｎ−２）は、データレジスタ（３）に保持される積の
下位ｎビットにおける上位ｎビットの値である。この結
果、参ビットデータ剰余生成回路（１７）の出力には、
コニビット長のアキュムレータ（りに生成される積の下
位ｎピッ８分の剰余が生成される。

３）乗算終了後、データレジスタ（りに生成された積の
上位ｎビットを要求先へ転送する。その後２ｎビット長
のアキュムレータ（す、及びデータレジスタ（３弘）の
内容をｎビット左シフトし、積の下位ｎビットをデータ
レジスタ（５）にセットすると同時に被乗数及び積の剰
余生成を行なう。

（被乗数の剰余生成方法） 第６図において被乗数剰余生成回路（３５）は被乗数を
保持するデータレジスタ（３弘）の上位Ｓビットデータ
をｇビットデータ剰余生成回路（１６）に入力すること
により、前述の乗数剰余生成回路（３り）の入力をｔビ
ットに拡張したものと等価な構成となっている。データ
レジスタ（３弘）は、ｔビット左シフト機能を持ち、ｌ
ｆイクルでｇビットデータの剰余を生成し、乗数剰余と
同様にシフト操作の繰り返しにより（ｎ／ざ）サイクル
で被乗数剰余を生成する。

（績剰余の生成） 第７図において、撰剰余人力選択回路（Ｊ９）のＢ側入
力を選択することにより、積剰余生成回路（Ｊ６）は、
上記被乗数剰余生成回路（Ｊタンと同一の構成となり、
同じ方法でデータレジスタ（よ）の内容の剰余を生成す
ることができる。２ｎビツト長のアキュムレータ（りは
、データレジスタ（Ｊりと同じくｆｔサイクルｔビット
の左シフト操作を行なう。このため、被乗数剰余と同様
に、（ｎ／ｌ）サイクルの動作により積の上位ｎピット
分の剰余が生成される。ラッチ（３Ｋ）には、先に、積
の下位ｎピッ８分の部分剰余が生成されており、結局コ
コビット長の積の剰余が生成される。

弘）　　次に第５図において、各剰余が剰余比較検査回
路（！５）に入力され、被乗数剰余とから予測できる予
測剰余と秋剰余との比較検査を行ない、不一致であれば
工２−を報告する。

又、同時に前のシフト操作によりデータレジスタ（５）
に保持されている私の下位ｎビットを要求先へ転送し、
エラーが無ければ、動作を完了する。

なお、上記実施例では一ビツトシフト／サイクルの繰り
返し演算及びｇビット左シフト／サイクルのシフト操作
を行なう乗算装置にエラー検査装置を接続した場合につ
いて説明したが、各剰余生成回路の入力データ幅を乗算
回路のシフト幅と合わせることにより、任意所望の繰り
返し加算式乗算装置に接続しても良い。又、上記実施例
では乗算処理装置に接続される場合について説明したが
、これに限らず、加算あるいは減算とシフト操作の繰り
返しにより演算を行なう除算処理装置や、双方の機能を
併せ持つ乗除算処理装置であっても良く、そのための所
要の余剰生成回路を備えることにより同様の効果を奏す
る。

〔発明の効果〕

以上のように、この発明によれば、繰り返し動作を利用
して、剰余を生成するように構成したため、少ないハー
ドフェア量で安価なエラー検査装置ができ、ｌサイクル
におけるエラー検査回路内の論理段数が少なくてすむた
め、演算処理装置全体を高速クロックで動作させること
が可能となり、性能を大幅に向上させる効果がある。又
、論理分割による制限を受けない構造であるため、ＬＳ
Ｉ化を容易に行ない５る利点を併せ持つものである。

【図面の簡単な説明】

第１図は乗算処理装置に接続された従来のエラー検査装
置の構成を示すブロック図、第２図及び第３図は、第１
図に示す剰余生成回路の内部構成図、第１図は前記剰余
生成回路のゲート構成図、第Ｓ図はこの発明の一実施例
による乗算処理装置に接続されたエラー検査装置の構成
を示すブロック図、第６図は第５図における被乗数剰余
生成回路の内部構成を示すブロック図、第７図は第Ｓ図
における積剰余生成回路の内部構成を示すブロック図、
第ｇ図は第５図における乗数剰余生成回路の内部構成を
示すブロック図である。 第夕図〜第を図において、 （３コ）・・エラー検査装置、（３５）・・被乗数剰余
生成回路、（３６）・・積剰余生成回路、（３りン・・
乗数剰余生成回路、（ｔり９・・剰余比１ｖ、検査回路
、（１６）・・ｌビットデータ剰余生成回路。 （ｆ７）・・クビットデータ剰余生成回路、（３ｇ）・
・ラッチ回路、（Ｊ’ｙ）・・積別余人力選択回路。 なお、各図中、同一符号は同−又は和尚部分を示す。 第１図 第５図 第６図 至 手続補正帯 昭和６０Ｆ３．Ｍ、３Ｂ

Claims (4)

【特許請求の範囲】
1. （１）繰り返し加算式演算装置におけるエラー検査装置
   であつて、前記エラー検査装置はオペランド剰余生成回
   路、前記オペランドによる演算結果の剰余生成回路およ
   び比較検査回路を含み、前記オペランド剰余生成回路は
   前記演算装置のオペランド格納用データレジスタに、ま
   た、前記演算結果の剰余生成回路は演算結果格納用アキ
   ュムレータに接続され、所定の演算操作にともなうデー
   タシフト動作と共に前記オペランド剰余生成回路から生
   じる予測剰余と前記演算結果の剰余生成回路からの実剰
   余とを比較するようにされていることを特徴とするエラ
   ー検査装置。
2. （２）前記オペランド剰余生成回路は被乗数剰余生成回
   路および乗数剰余生成回路であり、前記演算結果の剰余
   生成回路は積剰余生成回路である、特許請求の範囲第１
   項記載のエラー検査装置。
3. （３）前記演算装置は除算装置であり、前記剰余生成回
   路は除数剰余生成回路、商剰余生成回路および（被除数
   −残余）剰余生成回路である、特許請求の範囲第１項記
   載のエラー検査装置。
4. （４）前記演算装置は乗除算装置であり、そのための所
   定の余剰生成回路を備えている、特許請求の範囲第１項
   記載のエラー検査装置。