JPH0756507B2 - シ−ケンサ回路 - Google Patents
シ−ケンサ回路Info
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- JPH0756507B2 JPH0756507B2 JP60299585A JP29958585A JPH0756507B2 JP H0756507 B2 JPH0756507 B2 JP H0756507B2 JP 60299585 A JP60299585 A JP 60299585A JP 29958585 A JP29958585 A JP 29958585A JP H0756507 B2 JPH0756507 B2 JP H0756507B2
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- Japan
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- signal
- instruction
- address
- signals
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロプログラム制御の機器に用いるシーケ
ンサ回路に関し、更に詳しくはマイクロメモリの読出し
アドレスを制御するシーケンサ回路の動作速度の改善に
関する。
ンサ回路に関し、更に詳しくはマイクロメモリの読出し
アドレスを制御するシーケンサ回路の動作速度の改善に
関する。
（従来の技術） ICテスタでメモリICを検査する場合、メモリICのアドレ
ス、例えば、Ai〜Anまでを指定して、この内容を順に読
出すようなことが度々行われる。その場合、１アドレス
ごとにデータを読出す場合もあれば、ｋステップごとの
アドレスでデータを読出すこともある。このような動作
の時に、このアドレス信号を順に出力する回路として、
第３図に示すようなパターンジェネレータが用いられ
る。図において、１はマイクロプログラムが格納された
マイクロメモリ、２は該マイクロメモリ１から読出され
たマイクロコードを高速で出力するパイプライン・レジ
スタ、３はパイプライン・レジスタ２から出力される各
種APGマイクロコードを受けてAPG信号を出力し、上記検
査されるメモリICに入力されたアドレスに対して得られ
るであろう値と、実際に入力されたアドレスに対して得
られた値とを比較した結果の比較結果信号を出力するア
ルゴリズミック・パターン・ジェネレーション（APG）
回路、４はAPG回路３からの比較結果信号及びパイプラ
イン・レジスタ２から出力されるシーケンサ・マイクロ
・コードを受けてマイクロメモリ１にシーケンスのため
のアドレスを与えるシーケンサ回路である。本発明はこ
のシーケンサ回路に関するものである。
ス、例えば、Ai〜Anまでを指定して、この内容を順に読
出すようなことが度々行われる。その場合、１アドレス
ごとにデータを読出す場合もあれば、ｋステップごとの
アドレスでデータを読出すこともある。このような動作
の時に、このアドレス信号を順に出力する回路として、
第３図に示すようなパターンジェネレータが用いられ
る。図において、１はマイクロプログラムが格納された
マイクロメモリ、２は該マイクロメモリ１から読出され
たマイクロコードを高速で出力するパイプライン・レジ
スタ、３はパイプライン・レジスタ２から出力される各
種APGマイクロコードを受けてAPG信号を出力し、上記検
査されるメモリICに入力されたアドレスに対して得られ
るであろう値と、実際に入力されたアドレスに対して得
られた値とを比較した結果の比較結果信号を出力するア
ルゴリズミック・パターン・ジェネレーション（APG）
回路、４はAPG回路３からの比較結果信号及びパイプラ
イン・レジスタ２から出力されるシーケンサ・マイクロ
・コードを受けてマイクロメモリ１にシーケンスのため
のアドレスを与えるシーケンサ回路である。本発明はこ
のシーケンサ回路に関するものである。
第４図は１チップIC化されているシーケンサ回路の従来
構成例を示す図である。この回路の動作を概説すると以
下のとおりである。
構成例を示す図である。この回路の動作を概説すると以
下のとおりである。
マイクロメモリ１よりパイプライン・レジスタ２を介し
て読みだされた動作命令であるインストラクション信号
は、インストラクション・デコーダ11に入ってデコード
され、この出力であるセレクト信号によってマルチプレ
クサ12を制御する。即ち、マルチプレクサ12に入力され
る４つのアドレス信号（D,R,F,μPC）のうちの１つを次
のマイクロメモリアドレスとして選択し、トライステー
トバッファ13を介してマイクロアドレス信号Yiとして出
力する。
て読みだされた動作命令であるインストラクション信号
は、インストラクション・デコーダ11に入ってデコード
され、この出力であるセレクト信号によってマルチプレ
クサ12を制御する。即ち、マルチプレクサ12に入力され
る４つのアドレス信号（D,R,F,μPC）のうちの１つを次
のマイクロメモリアドレスとして選択し、トライステー
トバッファ13を介してマイクロアドレス信号Yiとして出
力する。
若し、インストラクション・デコーダ11に与えられるイ
ンストラクション信号が条件分岐命令である場合、外部
回路によって決まるコンディション信号（例えば、第３
図のAPG回路３からの比較結果信号）▲▼によって
セレクト信号が変化する。図に示す回路ではコンディシ
ョン信号入力は１個であるが、通常は複数個のコンディ
ション信号が存在し、これらコンディション信号はマイ
クロコードによってその何れか１つが選択されるように
なっている。
ンストラクション信号が条件分岐命令である場合、外部
回路によって決まるコンディション信号（例えば、第３
図のAPG回路３からの比較結果信号）▲▼によって
セレクト信号が変化する。図に示す回路ではコンディシ
ョン信号入力は１個であるが、通常は複数個のコンディ
ション信号が存在し、これらコンディション信号はマイ
クロコードによってその何れか１つが選択されるように
なっている。
第５図はマイクロメモリも含めた他のシーケンサ回路の
構成例を示す図である。複数個のコンディション信号
は、マルチプレクサ21に入ってインストラクション２信
号によって何れか１つが選択され、コンディション信号
▲▼となりインストラクション・デコーダ11からは
セレクト信号が出力されてマルチプレクサ21に入り、入
力される４つのアドレス信号（D,R,F,μPC）のうち、何
れか１つを選択し、マイクロアドレスYiとして出力す
る。
構成例を示す図である。複数個のコンディション信号
は、マルチプレクサ21に入ってインストラクション２信
号によって何れか１つが選択され、コンディション信号
▲▼となりインストラクション・デコーダ11からは
セレクト信号が出力されてマルチプレクサ21に入り、入
力される４つのアドレス信号（D,R,F,μPC）のうち、何
れか１つを選択し、マイクロアドレスYiとして出力す
る。
このマイクロアドレスYiはマイクロメモリ22に入力さ
れ、該マイクロメモリ22は入力アドレスに応じたマイク
ロ命令を出力する。このマイクロ命令はパイプライン・
レジスタ23に入ってラッチされ、データ等の他、インス
トラクション１信号，インストラクション２信号なるマ
イクロコードとして出力される。インストラクション１
信号は第４図と同様インストラクション・デコーダ11に
入ってデコーダされる。
れ、該マイクロメモリ22は入力アドレスに応じたマイク
ロ命令を出力する。このマイクロ命令はパイプライン・
レジスタ23に入ってラッチされ、データ等の他、インス
トラクション１信号，インストラクション２信号なるマ
イクロコードとして出力される。インストラクション１
信号は第４図と同様インストラクション・デコーダ11に
入ってデコーダされる。
第６図は、第５図に示す回路の各部の動作を示すタイミ
ングチャートである。図において、（イ）はクロックパ
ルスCPを、（ロ）はパイプライン・レジスタ23から出力
されるインストラクション１信号,2を、（ハ）はインス
トラクション・デコーダ11に入力されるコンディション
信号▲▼を、（ニ）はインストラクション・デコー
ダ11から出力されるセレクト信号を、（ホ）はマルチプ
レクサ12から出力されるマイクロメモリアドレスYiを、
（ヘ）はマイクロメモリ22の出力をそれぞれ示してい
る。
ングチャートである。図において、（イ）はクロックパ
ルスCPを、（ロ）はパイプライン・レジスタ23から出力
されるインストラクション１信号,2を、（ハ）はインス
トラクション・デコーダ11に入力されるコンディション
信号▲▼を、（ニ）はインストラクション・デコー
ダ11から出力されるセレクト信号を、（ホ）はマルチプ
レクサ12から出力されるマイクロメモリアドレスYiを、
（ヘ）はマイクロメモリ22の出力をそれぞれ示してい
る。
クロックパルスCPが（イ）に示すように立上ると、それ
からt1だけ遅れてインストラクション１信号,2が出力さ
れる。このうちのインストラクション信号２を用いて、
マルチプレクサ21では外部より入力された複数のコンデ
ィション信号のうち１つを選択する。マルチプレクサ21
からはt2だけ遅れてコンディション信号▲▼が
（ハ）に示すように出力されてインストラクション・デ
コーダ11に入る。インストラクション・デコーダ11はイ
ンストラクション１信号を３だけかけてデコードし、セ
レクト信号を（ニ）に示すように出力する。マルチプレ
クサ12はセレクト信号を受けて、t4経過後マイクロメモ
リアドレスYiを（ホ）に示すように出力する。マイクロ
メモリ22ではt5だけかけてマイクロメモリアドレスYiの
内容を読出し、パイプライン・レジスタ23に（ヘ）に示
すように出力する。t0はパイプライン・レジスタ23のセ
ットアップ時間である。このようにクロックパルスCPの
立上りから次の立上りまでの周期T1が最高動作レートを
与え T1＞t0＋t1＋t2＋t3＋t4＋t5 の関係を満足する必要がある。
からt1だけ遅れてインストラクション１信号,2が出力さ
れる。このうちのインストラクション信号２を用いて、
マルチプレクサ21では外部より入力された複数のコンデ
ィション信号のうち１つを選択する。マルチプレクサ21
からはt2だけ遅れてコンディション信号▲▼が
（ハ）に示すように出力されてインストラクション・デ
コーダ11に入る。インストラクション・デコーダ11はイ
ンストラクション１信号を３だけかけてデコードし、セ
レクト信号を（ニ）に示すように出力する。マルチプレ
クサ12はセレクト信号を受けて、t4経過後マイクロメモ
リアドレスYiを（ホ）に示すように出力する。マイクロ
メモリ22ではt5だけかけてマイクロメモリアドレスYiの
内容を読出し、パイプライン・レジスタ23に（ヘ）に示
すように出力する。t0はパイプライン・レジスタ23のセ
ットアップ時間である。このようにクロックパルスCPの
立上りから次の立上りまでの周期T1が最高動作レートを
与え T1＞t0＋t1＋t2＋t3＋t4＋t5 の関係を満足する必要がある。
（発明が解決しようとする問題点） 従来回路の場合、条件分岐命令では、第６図に示すよう
にコンディション信号の選択等に時間がかかるためアド
レス選択動作が遅くなってしまう。LSIテスタ等、数10M
Hzでの動作レートが必要となる回路に用いようとすると
動作速度上問題があった。
にコンディション信号の選択等に時間がかかるためアド
レス選択動作が遅くなってしまう。LSIテスタ等、数10M
Hzでの動作レートが必要となる回路に用いようとすると
動作速度上問題があった。
本発明はこのような点に鑑みてなされたものであって、
その目的は、アドレス制御部の動作速度を改善して高速
化したシーケンサ回路を実現することにある。
その目的は、アドレス制御部の動作速度を改善して高速
化したシーケンサ回路を実現することにある。
（問題点を解決するための手段） 本発明は、動作の命令信号である第１および第２のイン
ストラクション信号を出力するマイクロメモリと、 このマイクロメモリから出力された第１のインストラク
ション信号をデコードし、第１および第２のセレクト信
号として出力するインストラクションデコーダと、 このインストラクションデコーダから出力された第１の
セレクト信号によって第１のグループの複数のアドレス
信号より１のアドレス信号を選択する第１のマルチプレ
クサと、 前記インストラクションデコーダから出力された第２の
セレクト信号によって第２のグループの複数のアドレス
信号より１つのアドレス信号を選択する第２のマルチプ
レクサと、 前記マイクロメモリから出力された第２のインストラク
ション信号により外部から得られた複数のコンディショ
ン信号から１つのコンディション信号を選択するコンデ
ィション信号選択マルチプレクサと、 前記第１および第２のマルチプレクサの出力をコンディ
ション信号選択マルチプレクサから出力された信号の制
御により選択して前記マクロメモリに出力する第３のマ
ルチプレクと、 を設けたことを特徴とするシーケンサ回路である。
ストラクション信号を出力するマイクロメモリと、 このマイクロメモリから出力された第１のインストラク
ション信号をデコードし、第１および第２のセレクト信
号として出力するインストラクションデコーダと、 このインストラクションデコーダから出力された第１の
セレクト信号によって第１のグループの複数のアドレス
信号より１のアドレス信号を選択する第１のマルチプレ
クサと、 前記インストラクションデコーダから出力された第２の
セレクト信号によって第２のグループの複数のアドレス
信号より１つのアドレス信号を選択する第２のマルチプ
レクサと、 前記マイクロメモリから出力された第２のインストラク
ション信号により外部から得られた複数のコンディショ
ン信号から１つのコンディション信号を選択するコンデ
ィション信号選択マルチプレクサと、 前記第１および第２のマルチプレクサの出力をコンディ
ション信号選択マルチプレクサから出力された信号の制
御により選択して前記マクロメモリに出力する第３のマ
ルチプレクと、 を設けたことを特徴とするシーケンサ回路である。
（作用） 本発明は条件分岐命令によって選択されるアドレス信号
を当該動作レート中に外部のAPG回路から与えられるコ
ンディション信号の状態を条件として、２つのグループ
に分けると共に、コンディション信号の選択とマルチプ
レクサによるアドレスの選択を並行処理するようにし
た。
を当該動作レート中に外部のAPG回路から与えられるコ
ンディション信号の状態を条件として、２つのグループ
に分けると共に、コンディション信号の選択とマルチプ
レクサによるアドレスの選択を並行処理するようにし
た。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は、本発明の一実施例を示す構成ブロック図であ
る。第５図と同一のものは、同一の符号を付して示す。
図に示す回路は、当該動作レート中の条件分岐命令によ
って選択するアドレス信号を外部のAPG回路から与えら
れるコンディション信号の状態を条件として、２つのグ
ループA,Bに分け、各グループのアドレス信号をそれぞ
れマルチプレクサ12A,12Bに入力している。グループＡ
は例えば、コンディション信号▲▼が“0"の時に選
択されるグループであり、グループＢはコンディション
信号▲▼が“1"の時に選択されるグループである。
これらマルチプレクサ12A,12Bからそれぞれ１個ずつ選
択されたアドレス信号YAi,YBiはマルチプレクサ31に入
り、そのうちの１個が選択されてマイクロメモリアドレ
スYiとしてマイクロメモリ22に入力されている。
る。第５図と同一のものは、同一の符号を付して示す。
図に示す回路は、当該動作レート中の条件分岐命令によ
って選択するアドレス信号を外部のAPG回路から与えら
れるコンディション信号の状態を条件として、２つのグ
ループA,Bに分け、各グループのアドレス信号をそれぞ
れマルチプレクサ12A,12Bに入力している。グループＡ
は例えば、コンディション信号▲▼が“0"の時に選
択されるグループであり、グループＢはコンディション
信号▲▼が“1"の時に選択されるグループである。
これらマルチプレクサ12A,12Bからそれぞれ１個ずつ選
択されたアドレス信号YAi,YBiはマルチプレクサ31に入
り、そのうちの１個が選択されてマイクロメモリアドレ
スYiとしてマイクロメモリ22に入力されている。
マルチプレクサ21で選択されたコンディション信号▲
▼は、インストラクション・デコーダ11に入らない
で、マルチプレクサ31に入っている。パイプライン・レ
ジスタ23からのインストラクション１はインストラクシ
ョン・デコーダ11に入り、該インストラクション・デコ
ーダ11からは、セレクトＡ信号とセレクトＢ信号が出力
される。セレクトＡ信号はマルチプレクサ12Aに入り、
セレクトＢ信号はマルチプレクサ12Bに入っている。こ
のような構成された回路動作を説明すれば、以下のとお
りである。
▼は、インストラクション・デコーダ11に入らない
で、マルチプレクサ31に入っている。パイプライン・レ
ジスタ23からのインストラクション１はインストラクシ
ョン・デコーダ11に入り、該インストラクション・デコ
ーダ11からは、セレクトＡ信号とセレクトＢ信号が出力
される。セレクトＡ信号はマルチプレクサ12Aに入り、
セレクトＢ信号はマルチプレクサ12Bに入っている。こ
のような構成された回路動作を説明すれば、以下のとお
りである。
マイクロメモリ22から読出されたインストラクション１
信号は、インストラクション・デコーダ11に入る。該イ
ンストラクション・デコーダ11は、入力信号をデコード
し、条件分岐命令に応じてアドレスグループＡから１
個、アドレスグループＢから１個のアドレスを選択する
ためのセレクトＡ信号とセレクトＢ信号を出力して、マ
ルチプレクサ12A,12Bに与える。同時にマイクロメモリ2
2から読出されたインストラクション２信号はマルチプ
レクサ21に入力する。
信号は、インストラクション・デコーダ11に入る。該イ
ンストラクション・デコーダ11は、入力信号をデコード
し、条件分岐命令に応じてアドレスグループＡから１
個、アドレスグループＢから１個のアドレスを選択する
ためのセレクトＡ信号とセレクトＢ信号を出力して、マ
ルチプレクサ12A,12Bに与える。同時にマイクロメモリ2
2から読出されたインストラクション２信号はマルチプ
レクサ21に入力する。
マルチプレクサ21では、このインストラクション信号に
基づいて、複数個のコンディション信号のうちの１個を
選択してコンディション信号▲▼を出力してマルチ
プレクサ31に与える。
基づいて、複数個のコンディション信号のうちの１個を
選択してコンディション信号▲▼を出力してマルチ
プレクサ31に与える。
マルチプレクサ31は、コンディション信号▲▼が
“0"か“1"かによってYAi,YBiのうちの何れか一方を選
択してマイクロメモリアドレスYiとして、マイクロメモ
リ22に与える。尚、命令が条件分岐命令でない場合、コ
ンディション信号▲▼が必ず“0"になるようにして
おき、アドレスはグループＡのものを選択するようにな
っている。マイクロメモリ22はマイクロメモリアドレス
Yiを受けて、次のマイクロ命令を読出しパイプライン・
レジスタ23に与える。該パイプライン・レジスタ23はク
ロックパルスCPに同期して次のインストラクション1,2
信号等を出力する。
“0"か“1"かによってYAi,YBiのうちの何れか一方を選
択してマイクロメモリアドレスYiとして、マイクロメモ
リ22に与える。尚、命令が条件分岐命令でない場合、コ
ンディション信号▲▼が必ず“0"になるようにして
おき、アドレスはグループＡのものを選択するようにな
っている。マイクロメモリ22はマイクロメモリアドレス
Yiを受けて、次のマイクロ命令を読出しパイプライン・
レジスタ23に与える。該パイプライン・レジスタ23はク
ロックパルスCPに同期して次のインストラクション1,2
信号等を出力する。
第２図は、各部の動作を示すタイミングチャートであ
る。図において、（イ）はクロックパルスCPを、（ロ）
はインストラクション１信号,2を、（ハ）はコンディシ
ョン信号▲▼を、（ニ）はセレクト信号A,Bを、
（ホ）はマルチプレクサ12A,12Bの出力YAi,YBiを、
（ヘ）はマイクロメモリアドレスYiを、（ト）はマイク
ロメモリ22の出力をそれぞれ示す。
る。図において、（イ）はクロックパルスCPを、（ロ）
はインストラクション１信号,2を、（ハ）はコンディシ
ョン信号▲▼を、（ニ）はセレクト信号A,Bを、
（ホ）はマルチプレクサ12A,12Bの出力YAi,YBiを、
（ヘ）はマイクロメモリアドレスYiを、（ト）はマイク
ロメモリ22の出力をそれぞれ示す。
第２図のタイミングチャートより明らかなように、本発
明によればインストラクション１信号のデコード及びマ
ルチプレクサ12A,12Bの選択動作とコンディション信号
の選択及びマルチプレクサ31の選択動作が並行して行わ
れるため、従来例に比較して条件分岐命令でのアドレス
制御に要する時間を短縮することができ高速動作が可能
となる。即ち、第２図の（ロ）に示すインストラクショ
ン１信号,2の開始と、（ハ）に示すコンディションの選
択が同時に行われている。
明によればインストラクション１信号のデコード及びマ
ルチプレクサ12A,12Bの選択動作とコンディション信号
の選択及びマルチプレクサ31の選択動作が並行して行わ
れるため、従来例に比較して条件分岐命令でのアドレス
制御に要する時間を短縮することができ高速動作が可能
となる。即ち、第２図の（ロ）に示すインストラクショ
ン１信号,2の開始と、（ハ）に示すコンディションの選
択が同時に行われている。
第２図において、t1はパイプライン・レジスタ23の伝播
遅延時間、t2はマルチプレクサ21のコンディション信号
選択の遅延時間、t3はインストラクション１信号のデコ
ード時間、t5はマイクロメモリ読出し時間、t6はマルチ
プレクサ12A,12Bのアドレス選択の遅延時間、t7はマル
チプレクサ31のアドレス選択の遅延時間、t8はマルチプ
レクサ31のデータ入力→出力に要する伝播遅延時間、t0
はパイプライン・レジスタ23のセットアップ時間、T2は
最高動作レートである。
遅延時間、t2はマルチプレクサ21のコンディション信号
選択の遅延時間、t3はインストラクション１信号のデコ
ード時間、t5はマイクロメモリ読出し時間、t6はマルチ
プレクサ12A,12Bのアドレス選択の遅延時間、t7はマル
チプレクサ31のアドレス選択の遅延時間、t8はマルチプ
レクサ31のデータ入力→出力に要する伝播遅延時間、t0
はパイプライン・レジスタ23のセットアップ時間、T2は
最高動作レートである。
以下に本発明による動作速度の改善を式で説明する。第
６図に示す従来例の場合の最高動作レートT1は T1＝t0＋t1＋t2＋t3＋t4＋t5 ……（１） 一方、本発明の最高動作レートT2は第２図より T2＝t0＋t1＋t3＋t6＋t8＋t5 ……（２） （t3＋t6＋t8＞t2＋t7の場合） 又は Ｔ´２＝t0＋t1＋t2＋t7＋t5 ……（３） （t3＋t6＋t8＜t2＋t7の場合） のうち、何れか大きい方で表わされる。
６図に示す従来例の場合の最高動作レートT1は T1＝t0＋t1＋t2＋t3＋t4＋t5 ……（１） 一方、本発明の最高動作レートT2は第２図より T2＝t0＋t1＋t3＋t6＋t8＋t5 ……（２） （t3＋t6＋t8＞t2＋t7の場合） 又は Ｔ´２＝t0＋t1＋t2＋t7＋t5 ……（３） （t3＋t6＋t8＜t2＋t7の場合） のうち、何れか大きい方で表わされる。
T2≧Ｔ´２の場合の改善効果 （１），（２）式より T1−T2＝t2＋t4−（t6＋t8） ……（４） ここでマルチプレクサ12と12A,12Bが同じ入力数を持つI
Cだとすると t4＝t6となるので（４）式は次のように簡略化される。
Cだとすると t4＝t6となるので（４）式は次のように簡略化される。
T1−T2＝t2−t8 ……（５） 市販されているマルチプレクサIC（ECL,1OKHシリーズ）
の場合、t2＝3.9nS（８入力）,t8＝2.0nS（２入力）程
度である。これを（５）式に代入すると T1−T2＝1.9（nS） となり、約2nSの改善ができる。
の場合、t2＝3.9nS（８入力）,t8＝2.0nS（２入力）程
度である。これを（５）式に代入すると T1−T2＝1.9（nS） となり、約2nSの改善ができる。
T2＜Ｔ´２の場合の改善効果 （１），（３）式より T1−Ｔ´２＝t3＋t4−t7 ……（６） 上式によりt4＝3.8nS（４入力）,t7＝2.9nS（２入力）
を代入すると T1−Ｔ´２＝t3＋0.9（nS） の改善となる。
を代入すると T1−Ｔ´２＝t3＋0.9（nS） の改善となる。
上述の説明においては条件分岐命令による分岐先がグル
ープA,グループＢの２通りがある場合について説明した
が、本発明はこれに限るものでなく、分岐先が３通り以
上ある場合についても同様に適応することができる。
ープA,グループＢの２通りがある場合について説明した
が、本発明はこれに限るものでなく、分岐先が３通り以
上ある場合についても同様に適応することができる。
（発明の効果） 以上詳細に説明したように、本発明によればマルチプレ
クサを２段にすることで、条件分岐命令によって選択さ
れるアドレスを予め外部より与えられたコンディション
信号の条件に従って複数個のグループに分けておき、複
数のアドレスを同時に選択する一方、この複数アドレス
の１つの信号を選択するための制御を並行して処理する
ことにより高速動作が可能なシーケンサ回路を実現する
ことができる。
クサを２段にすることで、条件分岐命令によって選択さ
れるアドレスを予め外部より与えられたコンディション
信号の条件に従って複数個のグループに分けておき、複
数のアドレスを同時に選択する一方、この複数アドレス
の１つの信号を選択するための制御を並行して処理する
ことにより高速動作が可能なシーケンサ回路を実現する
ことができる。
第１図は本発明の一実施例を示す構成ブロック図、第２
図は各部の動作を示すタイミングチャート、第３図はパ
ターンジェネレータの構成例を示すブロック図、第４図
第５図はシーケンサ回路の従来例を示す構成図、第６図
は各部の動作を示すタイミングチャートである。 1,22……マイクロメモリ 2,23……パイプライン・レジスタ ３……APG回路 ４……シーケンサ回路 11……インストラクション・デコーダ 12,12A,12B,21,31……マルチプレクサ 13……トライステートバッファ
図は各部の動作を示すタイミングチャート、第３図はパ
ターンジェネレータの構成例を示すブロック図、第４図
第５図はシーケンサ回路の従来例を示す構成図、第６図
は各部の動作を示すタイミングチャートである。 1,22……マイクロメモリ 2,23……パイプライン・レジスタ ３……APG回路 ４……シーケンサ回路 11……インストラクション・デコーダ 12,12A,12B,21,31……マルチプレクサ 13……トライステートバッファ
Claims (1)
- 【請求項１】動作の命令信号である第１および第２のイ
ンストラクション信号を出力するマイクロメモリと、 このマイクロメモリから出力された第１のインストラク
ション信号をデコードし、第１および第２のセレクト信
号として出力するインストラクションデコーダと、 このインストラクションデコーダから出力された第１の
セレクト信号によって第１のグループの複数のアドレス
信号より１つのアドレス信号を選択する第１のマルチプ
レクサと、 前記インストラクションデコーダから出力された第２の
セレクト信号によって第２のグループの複数のアドレス
信号より１つのアドレス信号を選択する第２のマルチプ
レクサと、 前記マイクロメモリから出力された第２のインストラク
ション信号により外部から得られた複数のコンディショ
ン信号から１のコンディション信号を選択するコンディ
ション信号選択マルチプレクサと、 前記第１および第２のマルチプレクサの出力をコンディ
ション信号選択マルチプレクサから出力された信号の制
御により選択して前記マクロメモリに出力する第３のマ
ルチプレクと、 を設けたことを特徴とするシーケンサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60299585A JPH0756507B2 (ja) | 1985-12-25 | 1985-12-25 | シ−ケンサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60299585A JPH0756507B2 (ja) | 1985-12-25 | 1985-12-25 | シ−ケンサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62151774A JPS62151774A (ja) | 1987-07-06 |
| JPH0756507B2 true JPH0756507B2 (ja) | 1995-06-14 |
Family
ID=17874534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60299585A Expired - Lifetime JPH0756507B2 (ja) | 1985-12-25 | 1985-12-25 | シ−ケンサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756507B2 (ja) |
-
1985
- 1985-12-25 JP JP60299585A patent/JPH0756507B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62151774A (ja) | 1987-07-06 |
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