JPH0520062A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 パイプライン方式のデータ処理装置のマシン
サイクル時間を増大させることなく、マイクロプログラ
ミングを簡単に行なう。 【構成】 実行部（７）の前段に、実行部内の全ての実
行ユニット（６１，６２，６３，・・・・６ｎ）に各々
対応して制御メモリ（１）から読み出された制御語のデ
コード出力を書込むレジスタ（５１，５２，５３，・・
・・５ｎ）を設け、レジスタ（５１，５２，５３，・・
・・５ｎ）の出力を実行部（７）への制御信号とするこ
とにより、実行ユニット（６１，６２，６３，・・・・
６ｎ）へ送られた制御信号を、次に制御されるまで保持
する。 【効果】 実行部に大量の実行ユニットが存在していて
もマシンサイクル時間が長くなることはない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置に係
り、特に、マイクロプログラムの制御をパイプライン処
理するデータ処理装置に関する。

【０００２】

【従来の技術】マイクロプログラム方式のデータ処理装
置においては、処理の高速化を計るため、パイプライン
方式が一般に使用されている。また、さらに処理の複雑
化、高速化のためパイプラインのステージを数段に分け
る方式が提案されている。

【０００３】マイクロ命令のパイプライン化は、現在の
マイクロ命令の制御動作と並列に次のマイクロ命令のア
ドレス指定と呼出しを行なって、プロセッサの制御部と
処理部を並列に動作させるものである。図１０はマイク
ロ命令のパイプライン化構成の概略を説明するブロツク
図であって、１００は制御メモリ、２００はパイプライ
ンレジスタ、３００は処理部、４００はステータスレジ
スタ、５００は制御部、６００はアドレスレジスタであ
る。

【０００４】同図では、マイクロ命令レジスタであるパ
イプラインレジスタ２００とステータスレジスタ４００
およびアドレスレジスタ６００とで３つの並列パスを作
った二重パイプライン化構成としたものである。この種
の従来技術は、例えば、Ｇｌｅｎｆｏｒｄ Ｊ．Ｍｙｅ
ｒｓ著，奥川俊史訳，１９８６年４月１日共立出版発行
「ビットスライスＬＳＩとその応用」（特に、第１７３
〜２１２ページ）あるいは特開平１−１７５６３３号公
報に詳述されている。

【０００５】

【発明が解決しようとする課題】従来の技術において
は、パイプライン１段で処理を行なおうとすると、実行
部内のある実行ユニットの処理時間がマシン全体の律速
となってマシンサイクル時間が長くなる。しかし、前記
したようにパイプラインを多重化した場合、各々のパイ
プステージ用データレジスタの数の増加や制御部の複雑
化によるハード量が増大し、マイクロプログラミングが
困難になるという問題点がある。

【０００６】また、実行部内の実行ユニットが多い場
合、それらの処理を制御する方法として、図１１に示す
構成としたものがある。すなわち、図１１（ａ）は制御
メモリ１００からのマイクロ命令をパイプラインレジス
タ２００に展開し、その各制御語を複数のデコーダ７０
０でデコードするようにした後パイプライン・デコード
方式である。

【０００７】また、同図（ｂ）は制御メモリからのマイ
クロ命令を複数のデコーダ７００でデコードし、これを
パイプラインレジスタ２００に展開する構成とした前パ
イプライン・デコード方式である。しかし、これらのパ
イプライン・デコード方式の構成では、デコーダが大き
くなるとそのデコードに要する時間が大きくなるという
問題点がある。

【０００８】なお、他の方法として、制御メモリのビッ
ト幅を増やすことがあるが、メモリサイズが大きくな
り、いずれもマシンサイクルの低下につながるという問
題点がある。また、前記特開平１−１７５６３３号公報
に示されたように、乗算，割算命令時に加算，減算を繰
り返して行い、加算回数を設定したカウンタをデクリメ
ントして該カウンタが０となったら上限分岐する条件判
断サイクルの省略方法では、加算を繰り返すことにより
処理が遅くなるという根本的な問題が解決されない。

【０００９】本発明の目的は、処理時間が長く、かつ大
量の実行ユニットを持つマイクロプログラム制御方式の
データ処理装置において、マシンサイクル時間を増大さ
せることなく処理を実行し、かつマイクロプログラミン
グを簡単に行なうことができるようにしたパイプライン
方式のデータ処理装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、制御メモリ（１）、パイプラインレジス
タ（２）、デコーダ（３）および複数の実行ユニット
（６１，６２，６３，・・・・６ｎ）を持つ実行部
（７）とからなるデータ処理装置において、前記実行部
（７）の前段に、前記実行部内の全ての実行ユニット
（６１，６２，６３，・・・・６ｎ）に各々対応して前
記制御メモリ（１）から読み出された制御語のデコード
出力を書込むレジスタ（５１，５２，５３，・・・・５
ｎ）を設け、前記レジスタ（５１，５２，５３，・・・
・５ｎ）の出力を前記実行部（７）への制御信号とする
ことにより、実行ユニット（６１，６２，６３，・・・
・６ｎ）へ送られた制御信号を、次に制御されるまで保
持する構成としたことを特徴とする。

【００１１】なお、前記レジスタ（５１，５２，５３，
・・・・５ｎ）は、現制御語を保持するパイプラインレ
ジスタ（２）の後段に設け、また制御語内にレジスタへ
の書き込みビット及び実行部内のアクセス先指定部を設
け、制御語内の命令部とデコードした信号を前記レジス
タへの書き込み信号とする構成を好適とする。また、前
記レジスタは、それぞれ対応する実行ユニットに対し、
前記パイプラインレジスタの値に対応した前記制御信号
がパルス出力またはレベル出力されるように構成するの
を可とする。

【００１２】

【作用】レジスタ（５１，５２，５３，・・・・５ｎ）
は、現制御語を保持するパイプラインレジスタ（２）の
後段に設けられ、デコーダ３でデコードされた命令デー
タをラッチする。制御語内には、レジスタ（５１，５
２，５３，・・・・５ｎ）への書き込みビット及び実行
部７内のアクセス先実行ユニットの指定部を設け、制御
語内の命令部とデコードした信号を前記レジスタへの書
き込み信号とする。

【００１３】レジスタ（５１，５２，５３，・・・・５
ｎ）は、それぞれ対応する実行ユニットに対し、前記パ
イプラインレジスタ２の値に対応した前記制御信号がパ
ルス出力またはレベル出力される。これにより、マシン
サイクル時間を増大させることなく処理を実行し、かつ
マイクロプログラミングを簡単に行なうことができる。

【００１４】

【実施例】以下、本発明によるデコーダ処理装置の実施
例につき、図面を参照して詳細に説明する。図１は本発
明の１実施例の構成を説明するブロツク図であって、１
はマイクロプログラムを格納する制御メモリ、２はパイ
プラインレジスタ、３はデコーダ、５１，５２，５３，
・・・・５ｎはレジスタ、６１，６２，６３，・・・・
６ｎは実行ユニット、７は実行部である。

【００１５】同図において、パイプラインレジスタ２は
制御メモリ１からの制御語を展開して保持する。このパ
イプラインレジスタ２の後段に設けたデコーダ３はパイ
プラインレジスタから与えられる制御語をデコードす
る。レジスタ５１，５２，５３，・・・・５ｎは実行部
７を構成する複数の実行ユニット６１，６２，６３，・
・・・６ｎにそれぞれ１対１に対応して設けられてお
り、デコーダ３のデコード出力をラッチする。

【００１６】図２は実行部へのデータロード時の制御語
の構成を示す概念図であって、８は制御メモリ１からの
命令（インストラクション、ここではデータロード命
令）、９は実行ユニット選択ビット、１１は実行ユニッ
トにロードされるデータ（ロードデータ）である。図１
におけるレジスタ５１，５２，５３，・・・・５ｎへの
書き込み信号１０は、制御語を構成するインストラクシ
ョン８及び実行ユニット選択ビット９をデコードするこ
とによって作られる。

【００１７】ロードデータ１１は、デコーダ３で上記の
ようにしてデコードされたレジスタ書込み信号１０で選
択されたレジスタにロードされてラッチされる。つま
り、データロード命令では、選択された実行ユニットま
たは実行ユニット群にのみデータが書き込まれるため、
他の命令時、または他の実行ユニットまたは実行ユニッ
ト群にデータロードがなされている時は、選択されてい
ない実行ユニットまたは実行ユニット群へのデータロー
ドはなされず、実行命令は変わらない。

【００１８】これにより、ある実行ユニットの処理時間
がマシンサイクル時間を越えている場合でも、実行ユニ
ットからのステータスによる条件判断のサイクルの２サ
イクル以上前にデータをロードしておけば問題ない。こ
のサイクルの間において、本プログラム制御装置に接続
されている他のプロセッサに別の処理を実行させればパ
イプライン処理全体の速度が高速化される。

【００１９】図３は本実施例のプログラム制御装置にお
けるマルチファンクション実行の１例を説明するフロー
チヤートであって、実行１は２マシンサイクル必要な実
行ユニット、実行２はスタート信号を受け、数サイクル
後にステータスを返す実行ユニットである。また、ここ
では、実行１の結果判定がＹｅｓとなる限り処理が繰り
返され、かつそれぞれのステージが１マシンサイクルで
実行されていくものとする。

【００２０】同図において、まず、ＳＴＡＲＴにより実
行１が行われる実行ユニットへデータがロードされる。
次に第３ステージにより実行１の１マシンサイクル分の
処理が実行される（Ｓ−１）。本実施例によれば、実行
部へのデータはレジスタ５１，５２，５３，・・・・５
ｎの選択されたレジスタまたはレジスタ群に保持される
ので、次の第４ステージにおいても実行１が処理され、
これと同時に実行２の結果判定が行われる（Ｓ−２）。

【００２１】このとき、実行２のスタートはかけられて
いないので第１ステージに移り、実行２へデータがロー
ドされ、上記と同様にレジスタ５１，５２，５３，・・
・・５ｎの選択されたレジスタまたはレジスタ群にデー
タが保持され、実行２が処理される（Ｓ−３）。実行２
のスタート後、第２ステージに移るが、この時には実行
１は終了しているので、すぐに条件分岐がかけられて
（Ｓ−４）判定結果がＹｅｓならば終了する（ＥＮ
Ｄ）。

【００２２】この終了によっても実行２の処理は行われ
る。なお、（Ｓ−４）の条件分岐において、実行１の判
定結果がＮｏならば第３ステージに移りさらに実行１が
スタートする。実行２が４マシンサイクル必要とする
と、第４ステージにおいてすでに３マシンサイクル分の
処理が行われているため、このステージでは、１回ルー
プ（Ｓ−２のＮｏでのループ）を行えば実行２の処理が
完了し、実行２を処理する第１ステージ（Ｓ−３）に処
理が移動する。

【００２３】このように、本実施例によれば、第１〜４
ステージを５マシンサイクルで実行できる。図４は図２
と同様の命令を従来技術で行う場合のマルチファンクシ
ョン実行の１例を説明するフローチヤートであって、実
行１は実行１Ａ（Ｓ−１０）と実行１Ｂ（Ｓ−１１）の
２パイプラインステージに分割されている。

【００２４】従来技術では、実行部へのデータを保持す
る構成とはなっていないため、実行１Ａと実行１Ｂを処
理する（Ｓ−１０），（Ｓ−１１）の実行後に、即実行
１の結果判定を行なって（Ｓ−１２）から、次の実行２
の処理（Ｓ−１３）を行わなければならない。すなわ
ち、実行１の結果がＮｏであっても実行２の処理を開始
し、実行２が終了した後に実行１に戻ることになる。

【００２５】実行２の条件判定部（Ｓ−１４）で４マシ
ンサイクル必要となるので、全サイクルを８マシンサイ
クルで実行しなければならなくなってしまう。これに対
して、上記本実施例によれば、同様の処理を５マシンサ
イクルで実行できる。図５は本発明の他の実施例の構成
を説明するブロツク図であって、図１と同一符号は同一
部分を示し、５はレジスタ、６は実行ユニットである。

【００２６】また、図６は本実施例におけるデコーダロ
ード命令の構成例を示す概念図である。この実施例で
は、実行部７を複数の実行ユニット６からなる複数のブ
ロック１３０，１３０，・・・に分割し、分割したブロ
ック１３０，１３０，・・・各々を、インストラクショ
ン８がロード命令であるときに図６中のマイクロコード
内の実行ブロック選択ビット１２に対応させる。

【００２７】ｎビットのロードデータ１３は、それぞれ
選択された実行ブロツク１３０の各実行ユニット６，
６，・・・・へ直接入力される。書き込み信号１０は、
インストラクション８及び実行ブロック選択ビット１２
をデコードして作成される。例えば、実行部７を構成す
る実行ユニット６が８０個あった場合、その実行ユニッ
トを１０個ずつ８ブロックに分割すれば実行選択ビット
１２とデータ１３はそれぞれ３ビット，１０ビットで構
成できる。

【００２８】この実施例によれば、上記実施例の効果に
加えて、メモリの容量を節約することができるという効
果がある。図７はレジスタ５の出力波形例の説明図であ
って、レジスタ５，５，・・・・の構成を対応する実行
ユニット６，６，・・・・ごとに変えた場合のレジスタ
出力波形を示す。

【００２９】同図において、レジスタ出力１は、書き込
み信号に同期してサイクルクロックの立ち下がりから１
パルスの出力、レジスタ出力２はサイクルクロックの立
ち上がりで１パルス、レジスタ出力３，４は各々レベル
出力である。このように、実行ユニット６，６，・・・
・がクロックエッジを必要とするカウンタ等である場合
には波形１，２が出力される様にレジスタを構成し、演
算路等のレベル信号を必要とする場合には、波形３，４
のレベル出力がなされる様にレジスタ５，５，・・・・
を構成すれば、あらゆる構成の実行ユニットへ対応する
ことができる。

【００３０】図８はマイクロコードにおけるビット割当
てを説明する概念図であって、マイクロコード内に同期
ビットを取り込んである。図９は書込み信号の生成回路
の一例の構成図であって、ロード命令と実行ブロツク選
択信号および同期ビットを入力とするアンドゲート１５
により、インストラクション８がロード命令が１（Ｈ）
で、かつ、実行ブロック選択ビット１２が１（Ｈ），か
つ同期ビットが１（Ｈ）の条件でｎビットデータ１３の
書き込み信号が出力される。つまり、ロード命令時であ
っても同期ビットが０（Ｌ）であればデータはロードさ
れない。これにより、ブロツク分割された実行ユニット
の選択的データロードが可能となる。

【００３１】パイプライン方式では、タイミング調整の
ためノーオペレーション（ＮＯＰ）命令が入ることがあ
るが、この時ロード命令でかつ同期ビットを０にしてお
けば以前ロードしたデータを変化させることなくＮＯＰ
が実行できる。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
実行部を構成する実行ユニットに１対１に対応するレジ
スタを設け、データロード時に書き込まれたデータを次
にアクセスされるまで保持される様にし、実行部へのデ
ータをデコードするデコーダをパイプラインレジスタと
データを保持するレジスタの間に挿入したことにより実
行部に大量の実行ユニットが存在していてもマシンサイ
クル時間が長くなることはない。

【００３３】また、１マシンサイクル以上の処理時間が
必要な実行ユニットにもマイクロプログラミングにより
対応でき、かつ処理実行中に他処理を実行できるのでデ
ータ処理装置の高速化が可能となる。さらに、実行部へ
のデータをレジスタにラッチして保持することによっ
て、マイクロプログラミング時に条件判断時より数サイ
クル前のどのサイクルにでも実行部へのデータロード命
令を入れることができ、かつ、実行部とレジスタが１対
１に対応していることから、ある実行部へデータをロー
ドする際に実行ブロックを選択させ、ロードデータの必
要なビットにだけ１か０を立てるよう意識すればよいの
で、プログラミングが非常に簡単になる。

【００３４】また、マイクロコード中に同期ビットを入
れておくことで、ＮＯＰをデータロードインストラクシ
ョンで実行でき、その際、他のビットは意識しなくてよ
いのでプログラミングが容易になる。

【図面の簡単な説明】

【図１】 本発明の１実施例の構成を説明するブロツク
図である。

【図２】 本発明の１実施例における実行部へのデータ
ロード時の制御語の構成を示す概念図である。

【図３】 本実施例のプログラム制御装置におけるマル
チファンクション実行の１例を説明するフローチヤート
である。

【図４】 図２と同様の命令を従来技術で行う場合のマ
ルチファンクション実行の１例を説明するフローチヤー
トである。

【図５】 本発明の他の実施例の構成を説明するブロツ
ク図である。

【図６】 本実施例におけるデコーダロード命令の構成
例を示す概念図である。

【図７】 レジスタの出力波形例の説明図である。

【図８】 マイクロコードにおけるビット割当てを説明
する概念図である。

【図９】 書込み信号の生成回路の一例の構成図であ
る。

【図１０】 マイクロ命令のパイプライン化構成の概略
を説明するブロツク図である。

【図１１】 従来技術における制御語のデコード方式例
の説明図である。

【符号の説明】

１・・・・マイクロプログラムを格納する制御メモリ、
２・・・・パイプラインレジスタ、３・・・・デコー
ダ、５１，５２，５３，・・・・５ｎ・・・・レジス
タ、６１，６２，６３，・・・・６ｎ・・・・実行ユニ
ット、７・・・・実行部。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 制御メモリ、パイプラインレジスタ、デ
   コーダおよび複数の実行ユニットを持つ実行部とからな
   るデータ処理装置において、 前記実行部の前段に、前記実行部内の全ての実行ユニッ
   トに各々対応して前記制御メモリから読み出された制御
   語のデコード出力を書込むレジスタを設け、 前記レジスタの出力を前記実行部への制御信号とするこ
   とにより、実行ユニットへ送られた制御信号を、次に制
   御されるまで保持する構成としたことを特徴とするデー
   タ処理装置。