JPH0566246A - メモリ・シーケンサ - Google Patents
メモリ・シーケンサInfo
- Publication number
- JPH0566246A JPH0566246A JP3227885A JP22788591A JPH0566246A JP H0566246 A JPH0566246 A JP H0566246A JP 3227885 A JP3227885 A JP 3227885A JP 22788591 A JP22788591 A JP 22788591A JP H0566246 A JPH0566246 A JP H0566246A
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- JP
- Japan
- Prior art keywords
- memory
- address
- output
- register
- inputted
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Abstract
(57)【要約】
【目的】 構成部品の数は少なく、信号経路の短かいシ
ーケンサを提供する。 【構成】 当該アドレスの次に指定されるべきアドレス
をデータとして記述したメモリを具備し、メモリの出力
に接続するレジスタを具備し、レジスタの出力は２分岐
されて、その内の一方はメモリのアドレスに入力される
が、他方は外部に到るメモリ・シーケンサを構成した。
ーケンサを提供する。 【構成】 当該アドレスの次に指定されるべきアドレス
をデータとして記述したメモリを具備し、メモリの出力
に接続するレジスタを具備し、レジスタの出力は２分岐
されて、その内の一方はメモリのアドレスに入力される
が、他方は外部に到るメモリ・シーケンサを構成した。
Description
【０００１】
【産業上の利用分野】この発明は、例えばＩＣテスタに
おいて必要とされる”０”、”１”パルス列のパターン
を発生するパターン・ジェネレータに使用されるメモリ
・シーケンサに関する。
おいて必要とされる”０”、”１”パルス列のパターン
を発生するパターン・ジェネレータに使用されるメモリ
・シーケンサに関する。
【０００２】
【従来の技術】パターン・ジェネレータに使用されるシ
ーケンサの従来例を図３、４を参照して説明する。図３
において、１はマルチプレクサ、２はシーケンサ（カウ
ンタ）である。３はシーケンス切り換えのためのメモ
リ、４はＩＣテスタに送り込まれるパターンを発生する
ためのメモリ、５はシーケンスの飛び先アドレスを指定
するためのメモリである。６、７はレジスタである。そ
して、図４はメモリ３、４および５の記述内容の一例で
ある。
ーケンサの従来例を図３、４を参照して説明する。図３
において、１はマルチプレクサ、２はシーケンサ（カウ
ンタ）である。３はシーケンス切り換えのためのメモ
リ、４はＩＣテスタに送り込まれるパターンを発生する
ためのメモリ、５はシーケンスの飛び先アドレスを指定
するためのメモリである。６、７はレジスタである。そ
して、図４はメモリ３、４および５の記述内容の一例で
ある。
【０００３】ここで、メモリ３、４および５をアドレス
#０からアドレス指定して行く。#０の場合は、メモリ３
の出力は０であるのでシーケンス切り換えはなく、メモ
リ４のパターン出力は０であり、メモリ５の出力も０で
あるのでシーケンスの飛び先アドレスの指定はなされな
い。#１の場合も#０の場合と同様である。#２の場合
は、メモリ３の出力は０であるのでシーケンス切り換え
はなく、メモリ４の出力即ちパターン出力は０ではなく
して１となり、メモリ５の出力は０であるのでシーケン
スの飛び先アドレスの指定はなされない。#３の場合も#
２の場合と同様である。以下、同様である。ところで、
#２０の場合、メモリ３から出力１が生じてシーケンス
切り換えがなされることとなり、この場合のメモリ５の
出力は #１００であるのでシーケンスの飛び先アドレス
の指定は#１００である。メモリ３の出力１はレジスタ
６を介してマルチプレクサ１に送り込まれてこれを切り
換え、アドレスは#１００にジャンプするに到る。
#０からアドレス指定して行く。#０の場合は、メモリ３
の出力は０であるのでシーケンス切り換えはなく、メモ
リ４のパターン出力は０であり、メモリ５の出力も０で
あるのでシーケンスの飛び先アドレスの指定はなされな
い。#１の場合も#０の場合と同様である。#２の場合
は、メモリ３の出力は０であるのでシーケンス切り換え
はなく、メモリ４の出力即ちパターン出力は０ではなく
して１となり、メモリ５の出力は０であるのでシーケン
スの飛び先アドレスの指定はなされない。#３の場合も#
２の場合と同様である。以下、同様である。ところで、
#２０の場合、メモリ３から出力１が生じてシーケンス
切り換えがなされることとなり、この場合のメモリ５の
出力は #１００であるのでシーケンスの飛び先アドレス
の指定は#１００である。メモリ３の出力１はレジスタ
６を介してマルチプレクサ１に送り込まれてこれを切り
換え、アドレスは#１００にジャンプするに到る。
【０００４】
【発明が解決しようとする課題】図３により図示説明さ
れる従来のパターン・ジェネレータは、シーケンサとメ
モリとレジスタの３段のブロックにより構成されてい
る。従って、信号はこれら３段のブロックを介して流れ
るものであることは言うまでもなく、この長い信号経路
は信号処理の高速化に支障を生ぜしめる。その上に、メ
モリもシーケンス切り換えのためのメモリとシーケンス
の飛び先アドレスを指定するためのメモリの２通りも必
要であることを含めて構成部品の数も多くなる。
れる従来のパターン・ジェネレータは、シーケンサとメ
モリとレジスタの３段のブロックにより構成されてい
る。従って、信号はこれら３段のブロックを介して流れ
るものであることは言うまでもなく、この長い信号経路
は信号処理の高速化に支障を生ぜしめる。その上に、メ
モリもシーケンス切り換えのためのメモリとシーケンス
の飛び先アドレスを指定するためのメモリの２通りも必
要であることを含めて構成部品の数も多くなる。
【０００５】この発明は、上述の通りの問題を解消した
シーケンサを提供しようとするものである。
シーケンサを提供しようとするものである。
【０００６】
【課題を解決するための手段】当該アドレスの次に指定
されるべきアドレスをデータとして記述したメモリを具
備し、メモリの出力に接続するレジスタを具備し、レジ
スタの出力は２分岐されて、その内の一方はメモリのア
ドレスに入力されるが、他方は外部に到るメモリ・シー
ケンサを構成した。
されるべきアドレスをデータとして記述したメモリを具
備し、メモリの出力に接続するレジスタを具備し、レジ
スタの出力は２分岐されて、その内の一方はメモリのア
ドレスに入力されるが、他方は外部に到るメモリ・シー
ケンサを構成した。
【０００７】
【実施例】この発明の実施例を図１、２を参照して説明
する。図１のブロック図はシーケンスを決定するプログ
ラムが記述されたメモリ８とクロックに同期して出力す
るレジスタ９とにより構成される。レジスタ９の出力は
２分岐されて、その内の一方は外部に到り、他方はメモ
リのアドレスに入力される。
する。図１のブロック図はシーケンスを決定するプログ
ラムが記述されたメモリ８とクロックに同期して出力す
るレジスタ９とにより構成される。レジスタ９の出力は
２分岐されて、その内の一方は外部に到り、他方はメモ
リのアドレスに入力される。
【０００８】図２はメモリ８に記述されるプログラムの
一例を示す図である。このメモリのアドレスｋ（#ｋ）
にはこの値ｋより１だけインクリメントした値（ｋ+
１）をデータとして記述しておくと、図１のOUT からは
当該アドレスｋより値が１だけインクリメントした次に
指定されるべきアドレスに等しい値（ｋ+１）が出力さ
れることとなる。このデータは、図示される通り、出力
時にメモリ８のアドレスに入力される。この状態で、ク
ロックCKが入力されると、上述した通りOUT からは当該
アドレスより１だけインクリメントしたデータがクロッ
クに同期して出力される。
一例を示す図である。このメモリのアドレスｋ（#ｋ）
にはこの値ｋより１だけインクリメントした値（ｋ+
１）をデータとして記述しておくと、図１のOUT からは
当該アドレスｋより値が１だけインクリメントした次に
指定されるべきアドレスに等しい値（ｋ+１）が出力さ
れることとなる。このデータは、図示される通り、出力
時にメモリ８のアドレスに入力される。この状態で、ク
ロックCKが入力されると、上述した通りOUT からは当該
アドレスより１だけインクリメントしたデータがクロッ
クに同期して出力される。
【０００９】ここで、図１のOUT から出力されるデータ
が値ｋとは大きく異なる値ｎに変化する場合について見
てみる。アドレスｍ（#ｍ）にその直前のアドレスｍ−
１の記述内容とは大きく異なる値ｎを記述しておく。こ
の様にすると、このアドレスｍの出力ｎはその直前のア
ドレスｍ−１の出力とは大きく異なるので、これは異な
るシーケンサにジャンプしたことを意味する。なお、図
４にはこの発明のメモリ８の記述内容を従来例のメモリ
３、４および５の記述内容に対比して示しておく。
が値ｋとは大きく異なる値ｎに変化する場合について見
てみる。アドレスｍ（#ｍ）にその直前のアドレスｍ−
１の記述内容とは大きく異なる値ｎを記述しておく。こ
の様にすると、このアドレスｍの出力ｎはその直前のア
ドレスｍ−１の出力とは大きく異なるので、これは異な
るシーケンサにジャンプしたことを意味する。なお、図
４にはこの発明のメモリ８の記述内容を従来例のメモリ
３、４および５の記述内容に対比して示しておく。
【００１０】
【発明の効果】この発明によるメモリ・シーケンサはメ
モリ８とレジスタ９の２段より成る極く単純なものであ
り、メモリ８の記述内容が即自己のアドレスとされてい
る。これらのことから、このメモリ・シーケンサは信号
の流通経路は短縮されて信号処理の高速化に好適なもの
であり、またメモリ８の記述内容が即自己のアドレスと
されているのでその記述内容の変更のみで異なるシーケ
ンサへのジャンプをしたことになる。ジャンプのために
シーケンス切り換えのためのメモリとシーケンスの飛び
先アドレスを指定するためのメモリの２通りを具備する
必要などないのである。要約すれば、図３に示されるパ
ターン・ジェネレータにおいてメモリ５とレジスタ７と
をこの発明の如くに構成すれば、図３に示されるパター
ン・ジェネレータ全体はメモリ４とメモリ５とレジスタ
７とにより構成することができる、ということである。
結局、マルチプレクサ１、シーケンサ（カウンタ）２、
シーケンス切り換えのためのメモリ３、レジスタ６は必
要とされない。
モリ８とレジスタ９の２段より成る極く単純なものであ
り、メモリ８の記述内容が即自己のアドレスとされてい
る。これらのことから、このメモリ・シーケンサは信号
の流通経路は短縮されて信号処理の高速化に好適なもの
であり、またメモリ８の記述内容が即自己のアドレスと
されているのでその記述内容の変更のみで異なるシーケ
ンサへのジャンプをしたことになる。ジャンプのために
シーケンス切り換えのためのメモリとシーケンスの飛び
先アドレスを指定するためのメモリの２通りを具備する
必要などないのである。要約すれば、図３に示されるパ
ターン・ジェネレータにおいてメモリ５とレジスタ７と
をこの発明の如くに構成すれば、図３に示されるパター
ン・ジェネレータ全体はメモリ４とメモリ５とレジスタ
７とにより構成することができる、ということである。
結局、マルチプレクサ１、シーケンサ（カウンタ）２、
シーケンス切り換えのためのメモリ３、レジスタ６は必
要とされない。
【図１】この発明のメモリ・シーケンサのブロック図。
【図２】この発明のメモリの記述内容を示す図。
【図３】パターン・ジェネレータに使用されるシーケン
サの従来例を示す図。
サの従来例を示す図。
【図４】図１、３におけるメモリの記述内容を示す図。
８ メモリ ９ レジスタ
Claims (1)
- 【請求項１】 当該アドレスの次に指定されるべきアド
レスをデータとして記述したメモリを具備し、メモリの
出力に接続するレジスタを具備し、レジスタの出力は２
分岐されて、その内の一方は外部に到り、他方はメモリ
のアドレスに入力されることを特徴とするメモリ・シー
ケンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227885A JPH0566246A (ja) | 1991-09-09 | 1991-09-09 | メモリ・シーケンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227885A JPH0566246A (ja) | 1991-09-09 | 1991-09-09 | メモリ・シーケンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0566246A true JPH0566246A (ja) | 1993-03-19 |
Family
ID=16867862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3227885A Withdrawn JPH0566246A (ja) | 1991-09-09 | 1991-09-09 | メモリ・シーケンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0566246A (ja) |
-
1991
- 1991-09-09 JP JP3227885A patent/JPH0566246A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |