CN114721624A - 用于处理矩阵的处理器、方法和系统 - Google Patents
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Abstract
本申请公开了用于处理矩阵的处理器、方法和系统。描述了用于从三源二维(2D)数组提取跨步式数据元素的技术。一方面的处理器包括解码器电路，用于对具有操作码的指令解码。该指令可指示第一源2D数组、第二源2D数组和第三源2D数组。执行电路与解码器电路耦合。执行电路用于执行经解码的指令，以针对第一源2D数组、第二源2D数组和第三源2D数组中的每一个的第一维度中的数据元素的每个一维(1D)数组仅选择分开跨步三的数据元素位置处的多个数据元素。执行电路还用于将所选择的多个数据元素存储在目的地存储位置中的结果2D数组中。公开了其他处理器、方法、系统和指令。
Description
背景
技术领域
本文中的实施例总体上关于计算机处理器架构，并且更具体地关于处理矩阵。
背景技术
在诸如机器学习和其他批量数据处理之类的许多计算任务中，矩阵正变得日益重要。深度学习是一类机器学习算法。诸如深度神经网络的深度学习架构已经被应用于包括计算机视觉、语音识别、自然语言处理、音频识别、社交网络过滤、机器翻译、生物信息学和药物设计的领域。
附图说明
通过参考以下描述以及用于说明实施例的附图，可最佳地理解本发明。在附图中：
图1A图示经配置的片的实施例。
图1B图示经配置的片的实施例。
图2图示矩阵存储的若干示例。
图3图示利用矩阵(片)操作加速器的系统的实施例。
图4和图5示出如何使用矩阵操作加速器来共享存储器的不同实施例。
图6图示使用片的矩阵乘法累加操作(“TMMA”)的实施例。
图7图示链式融合乘法累加指令的迭代的执行的子集的实施例。
图8图示链式融合乘法累加指令的迭代的执行的子集的实施例。
图9图示链式融合乘法累加指令的迭代的执行的子集的实施例。
图10图示链式融合乘法累加指令的迭代的执行的子集的实施例。
图11图示根据实施例的尺寸为2的幂的SIMD实现方式，其中，累加器使用比至乘法器的输入的尺寸大的输入尺寸。
图12图示利用矩阵操作电路的系统的实施例；。
图13图示处理器核流水线的实施例，该处理器核流水线支持使用片的矩阵操作。
图14图示处理器核流水线的实施例，该处理器核流水线支持使用片的矩阵操作。
图15图示按行为主格式和列为主格式表达的矩阵的示例；
图16图示矩阵(片)的使用的示例。
图17图示矩阵(片)的使用的方法的实施例。
图18图示根据实施例的对片的使用的配置的支持。
图19图示将支持的矩阵(片)的描述的实施例。
图20(A)-图20(D)图示(多个)寄存器的示例。
图21是可操作以执行二维(2D)数组合并指令的实施例的处理器的实施例的框图。
图22是两源2D数组合并指令的第一示例实施例的框图。
图23是两源2D数组合并指令的第二示例实施例的框图。
图24是两源2D数组合并指令的第三示例实施例的框图。
图25-图32是可操作以执行2D数组合并指令的若干说明性示例实施例的处理器的若干说明性示例实施例的框图。
图33图示出由处理器执行以处理两源2D数组合并指令的方法的实施例。
图34图示出由处理器使用仿真或二进制转换来执行以处理两源2D数组合并指令的方法的实施例。
图35是可操作以执行两源2D数组置换指令的实施例的处理器的实施例的框图。
图36是两源2D数组置换指令的第一示例实施例的框图。
图37是两源2D数组置换指令的第二示例实施例的框图。
图38-图39是可操作以执行两源2D数组置换指令的若干说明性示例实施例的处理器的若干说明性示例实施例的框图。
图40是可操作以执行三源2D数组跨步式提取指令的实施例的处理器的实施例的框图。
图41是三源2D数组跨步式提取指令的第一示例实施例的框图。
图42A是三源2D数组跨步式提取指令的第二示例实施例的框图。
图42B是三源2D数组跨步式提取指令的第三示例实施例的框图。
图43-图54是可操作以执行三源2D数组跨步式提取指令的若干说明性示例实施例的处理器的若干说明性示例实施例的框图。
图55A-图55C是图示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。
图56A-图56B是图示出根据本发明的实施例的示例性专用向量友好指令格式和操作码字段的框图。
图57A-图57D是图示根据本发明的实施例的示例性专用向量友好指令格式及其字段的框图。
图58是寄存器架构的实施例的框图。
图59A是图示出有序流水线的实施例以及寄存器重命名的乱序发布/执行流水线的实施例的框图。
图59B是处理器核的实施例的框图，该处理器核包括耦合至执行引擎单元的前端单元，并且执行引擎单元和前端单元两者都耦合至存储器单元。
图60A是单个处理器核以及它与管芯上互连网络的连接及其第二级(L2)高速缓存的本地子集的实施例的框图。
图60B是图60A的处理器核的部分的展开图的实施例的框图。
图61是可具有多于一个的核、可具有集成存储器控制器并且可具有集成图形器件的处理器的实施例的框图。
图62是计算机架构的第一实施例的框图。
图63是计算机架构的第二实施例的框图。
图64是计算机架构的第三实施例的框图。
图65是计算机架构的第四实施例的框图。
图66是根据本发明的实施例的使用软件指令转换器将源指令集中的二进制指令转换为目标指令集中的二进制指令的框图。
具体实施方式
本公开关于用于在无需用于显式地指示各个部分的值(例如，逐部分控制值)的情况下合并两个二维(2D)数组的部分以生成结果2D数组的方法、装置、系统、指令和非暂态计算机可读存储介质。在下列描述中，阐述了众多特定细节(例如，特定指令操作、数据格式、处理器配置、微架构细节、操作序列等)。然而，可在没有这些特定细节的情况下实施实施例。在其他实例中，未详细示出公知的电路、结构和技术，以避免使对本说明书的理解模糊。
在许多主流处理器中，处置矩阵是困难的和/或指令密集性任务。例如，可将矩阵的多行置入多个紧缩数据(例如，SIMD或向量)寄存器中，随后可单独地对矩阵的多行进行操作。例如，取决于数据尺寸，将两个8x2矩阵相加可能要求加载或聚集到四个紧缩数据寄存器中。然后，执行与来自每个矩阵的第一行对应的紧缩数据寄存器的第一加法并且执行与来自每个矩阵的第二行对应的紧缩数据寄存器的第二加法。随后，将所得到的紧缩数据寄存器往回分散到存储器。尽管对于小矩阵而言，该场景可能是可接受的，但是对于较大矩阵通常是不可接受的。
讨论
本文中描述的是用于在诸如中央处理单元(CPU)、图形处理单元(GPU)和加速器之类的计算机硬件中支持矩阵操作的机制。矩阵操作利用表示存储器的一个或多个紧缩区域(诸如，寄存器)的2维(2-D)数据结构。贯穿本说明书，这些2-D数据结构有时也被称为片。注意，矩阵可以比片小(使用少于片的全部)，或可利用多个片(矩阵大于任一片的尺寸)。贯穿本说明书，使用矩阵(片)语言来指示使用影响矩阵的片来执行的操作；矩阵是否大于任一片通常是不相关的。
每个片可由不同的操作来作用，这些操作诸如本文中详述的那些操作，包括但不限于：矩阵(片)乘法、片加法、片减法、片对角线、片归零、片变换、片点积、片广播、片行广播、片列广播、片乘法、片乘法和累加、片移动，等等。此外，在未来可以与这些操作一起使用或为了支持非数值应用而使用对诸如使用缩放和/或偏置的操作器的支持，非数值应用例如，OpenCL“本地存储器”、数据压缩/解压缩，等等。
存储(诸如，(非易失性和易失性的)存储器、寄存器、高速缓存等)的多个部分被布置为具有不同横向尺度和纵向尺度的片。例如，片可具有横向尺度4(例如，矩阵的四行)和纵向尺度8(例如，矩阵的8列)。典型地，横向尺度与元素尺寸(例如，2位、4位、8位、16位、32位、64位、128位等)相关。可支持多种数据类型(单精度浮点、双精度浮点、整数等)。
经配置的片的示例性使用
在一些实施例中，可配置片参数。例如，可配置给定的片以提供片选项。示例性片选项包括但不限于：片的行数、片的列数、片是否为有效以及片是否由相等尺寸的片对组成。
图1A图示经配置的片的实施例。如图所示，应用存储器102的4kB具有存储于其上的4个1kB的片——片t0 104、片t1 106、片t2 108和片t3 110。在该示例中，这4个片不由对组成，并且每个片具有以行和列布置的元素。片t0 104和片t1 106具有K行和N列的4字节元素(例如，单精度数据)，其中K＝8，且N＝32。片t2 108和片t3 110具有K行和N/2列的8字节元素(例如，双精度数据)。由于双精度操作数的宽度是单精度操作数的两倍，因此该配置与用于提供片选项的调色板一致，将至少4kB的总存储提供给至少4个名称。在操作中，可使用加载操作和存储操作从存储器加载片以及向存储器存储片。取决于所使用的指令编码方案，可用的应用存储器的量以及可用片的尺寸、数量和配置有所不同。
图1B图示经配置的片的实施例。如图所示，应用存储器122的4kB具有存储于其上的2对1kB的片，第一对是片t4L 124和片t4R 126，第二对是片t5L 128和片t5R 130。如图所示，片对被划分为左片和右片。在其他实施例中，片对被划分为偶数片和奇数片。在该示例中，这4个片各自都具有以行和列布置的元素。片t4L 124和片t4R 126具有K行和N列的4字节元素(例如，单精度浮点数据)，其中K＝8，且N＝32。片t5L 128和片t5R 130具有K行和N/2列的8字节元素(例如，双精度浮点数据)。由于双精度操作数的宽度是单精度操作数的两倍，因此该配置与用于提供片选项的调色板一致，将至少4kB的总存储提供给至少2个名称。图1A的四个片使用4个名称，每一个名称对1kB的片命名，而图1B中的2个片对可使用2个名称来指定成对的片。在一些实施例中，片指令接受成对的片的名称作为操作数。在操作中，可使用加载操作和存储操作从存储器加载片以及向存储器存储片。取决于所使用的指令编码方案，可用的应用存储器的量以及可用片的尺寸、数量和配置有所不同。
在一些实施例中，片参数是可定义的。例如，“调色板”用于提供片选项。示例性选项包括但不限于：片名称的数量、存储的行中的字节数、片中的行数和列数，等等。例如，片的最大“高度”(行数)可定义为：
片最大行＝所构造的存储/(调色板名称的数量*每行的字节数)。
由此，可写入应用，使得名称的固定使用将能够利用跨实现方式的不同存储尺寸。使用矩阵(片)配置(“TILECONFIG”)指令完成对片的配置，其中，在所选择的调色板中定义特定的片使用。该声明包括要使用的片名称的数量、每个名称(片)的所请求的行数和列数，并且在一些实施例中包括每个片的所请求的数据类型。在一些实施例中，在TILECONFIG指令的执行期间执行一致性校验，以确定其匹配调色板条目的限制。
示例性片存储类型
图2图示矩阵存储的若干示例。在(A)中，片被存储在存储器中。如图所示，每“行”由四个紧缩数据元素组成。为了达到下一“行”，使用跨步值。注意，行可被连续地存储在存储器中。当片存储不映射底层存储器阵列行宽度时，跨步式存储器访问允许对一行以及随后对下一行的访问。
从存储器加载片以及向存储器存储片典型地是从应用存储器到紧缩的数据行的跨步式访问。示例性TILELOAD和TILESTORE指令或对于作为加载操作指令中的TILE(片)操作数的应用存储器的其他指令参考在一些实施例中是可重新开始的，以针对每条指令处置(高达)2*行的页错误、未掩码的浮点异常和/或中断。
在(B)中，矩阵存储在由多个寄存器组成的片中，这些寄存器诸如，紧缩数据寄存器(单指令多数据(SIMD)或向量寄存器)。在该示例中，片被叠加在三个物理寄存器上。典型地，使用连续的寄存器，然而，情况不必是这样。
在(C)中，矩阵被存储在可由在片操作中使用的融合乘法累加(FMA)电路访问的非寄存器存储中的片中。该存储可在FMA内部，或邻近FMA。此外，在一些实施例中，如下文所讨论，该存储可用于数据元素，而不是用于整个行或整个片。
经由CPUID报告TMMA架构的所支持的参数。在一些实施例中，信息列表包括最大高度和最大SIMD尺度。配置TMMA架构要求指定每个片的尺度、每个片的元素尺寸以及调色板标识符。通过执行TILECONFIG指令来完成该配置。
TILECONFIG指令的成功执行启用后续的TILE操作器。TILERELEASEALL指令清除片配置，并禁用TILE操作(直到下一TILECONFIG指令执行)。在一些实施例中，在使用片的上下文切换中使用XSAVE、XSTORE等。在一些实施例中，在XSAVE中使用2个XCR0位，一个用于TILECONFIG元数据，一个位与实际的片有效载荷数据对应。TILECONFIG不仅配置片使用，还设置状态变量，该状态变量指示在片经配置的情况下程序在代码区域中。实现方式可枚举对可与片区域一起使用的其他指令的限制，诸如，没有对现有寄存器组的使用，等等。
退出片区域典型地利用TILERELEASEALL指令来完成。该指令不取参数并迅速使所有片无效(指示数据不再需要任何保存或恢复)，并且清除与处于片区域中对应的内部状态。
在一些实施例中，片操作将使超出由片配置指定的尺度的任何行和任何列归零。例如，随着每一行被写入，片操作将使超出所配置的列数(将元素的尺寸考虑在内)的数据归零。例如，对于64字节的行以及配置有10行和12列的片，写入FP32元素的操作将以12*4字节向前10行中的每一行写入输出/结果数据，并且使每一行中的其余的4*4字节归零。片操作还对前10个经配置的行之后的任何行完全归零。当使用具有64字节的行的1K的片时，将会有16行，因此，在该示例中，最后6行也将被归零。
在一些实施例中，当加载数据时，上下文恢复指令(例如，XRSTOR)强制使超出片的所配置的行的数据将被维持为零。如果没有有效配置，则所有行被归零。对片数据的XRSTOR能够加载超出那些所配置的列的列中的无用信息。XRSTOR对超出所配置的列数进行清除不应当是可能的，因为不存在与片配置相关联的元素宽度。
当将整个TILE存储区写入存储器时，上下文保存(例如，XSAVE)暴露整个TILE存储区。如果XRSTOR将无用数据加载到片的最右边部分中，则将由XSAVE保存那个数据。对于超出为每个片指定的数量的行，XSAVE将写入零。
在一些实施例中，片指令是可重新开始的。访问存储器的操作允许在页错误之后重新开始。凭借受控制和/或状态寄存器控制的对异常的掩码，处理浮点操作的计算指令也允许未掩码的浮点异常。
为了支持在这些事件后重新开始指令，这些指令将信息存储在下文详述的起始寄存器中。
矩阵(片)操作系统
示例性硬件支持
图3图示利用矩阵(片)操作加速器的系统的实施例。在该图示中，主机处理器/处理系统301将命令311(例如，矩阵操纵操作，诸如，算术或矩阵操纵操作、或加载和存储操作)传递至矩阵操作加速器307。然而，这以这种方式示出，仅用于讨论的目的。如稍后所详述，该加速器307可以是处理核的部分。典型地，作为片操纵操作器指令的命令311将片称为寄存器-寄存器(“reg-reg”)或寄存器-存储器(“reg-mem”)格式。诸如TILESTORE、TILELOAD、TILECONFIG等的其他命令不对片执行数据操作。命令可以是供加速器307处置的经解码的指令(例如，微操作)或宏指令。
在该示例中，一致性存储器接口303耦合至主机处理器/处理系统301和矩阵操作加速器307，使得它们能够共享存储器。图4和图5示出如何使用矩阵操作加速器来共享存储器的不同实施例。如图4中所示，主机处理器401和矩阵操作加速器电路405共享同一存储器403。图5图示其中主机处理器501和矩阵操作加速器505不共享存储器，但可访问彼此的存储器的实施例。例如，处理器501可访问片存储器507，并照常利用其主机存储器503。类似地，矩阵操作加速器505可访问主机存储器503，但更典型地使用其自身的存储器507。注意，这些存储器可以是不同类型的。
在一些实施例中，使用在物理寄存器上的叠加结构来支持片。例如，取决于实现方式，片可以利用16个1024位的寄存器、32个512位的寄存器，等等。在一些实施例中，矩阵操作利用表示存储器的一个或多个紧缩区域(诸如，寄存器)的2维(2-D)数据结构。贯穿本说明书，这些2-D数据结构有时被称为片或片寄存器。
在一些实施例中，矩阵操作加速器307包括耦合至数据缓冲器305的多个FMA 309(在一些实现方式中，这些缓冲器305中的一个或多个被存储在如图所示的网格的FMA中)。数据缓冲器305对从存储器加载的片和/或向存储器存储的片进行缓冲(例如，使用片加载或片存储指令)。数据缓冲器可以是例如多个寄存器。典型地，这些FMA被布置为能够读取和写入片的链式FMA 309的网格。在该示例中，矩阵操作加速器307用于使用片T0、T1和T2来执行矩阵乘法操作。片中的至少一个片被容纳在FMA网格309中。在一些实施例中，操作中的所有片都被存储在FMA网格309中。在其他实施例中，仅子集被存储在FMA网格309中。如图所示，T1被容纳，而T0和T2不被容纳。注意，A、B和C是指这些片的矩阵，这些矩阵可以占据或可以不占据片的整个空间。
图6图示使用片的矩阵乘法累加操作(“TMMA”)的实施例。
矩阵(片A 601)中的行数与串联的(链式)FMA的数量匹配，这些串联的FMA包括计算的等待时间。实现方式可自由地在更小高度的网格上再循环，但是计算保持相同。
源/目的地向量来自N行的片(片C 605)，并且FMA的网格611执行N个向量-矩阵操作，从而导致执行片的矩阵乘法的完整指令。片B 603是另一向量源，并将“广播”项提供给每一级中的FMA。
在操作中，在一些实施例中，(存储在片B 603中的)矩阵B的元素跨FMA的矩形网格散布。(存储在片A 601中的)矩阵B使其行的元素被变换，以与FMA的矩形网格的列尺度匹配。在网格中的每个FMA处，A和B的元素被相乘，并被加到(来自上方的图中)传入的被加数，并且传出的和被传递至FMA的下一行(或最终输出)。
单个步骤的等待时间与K(矩阵B的行高)成比例，并且从属的TMMA典型地(在单片中或跨片)具有足够的源-目的地行以隐藏该等待时间。实现方式还可跨时间步长分割SIMD(紧缩数据元素)尺度M(矩阵A的行高)，但是这仅改变K乘以的常数。当程序指定比由TMACC枚举的最大值小的K时，实现方式利用“掩码”或“早出”来自由地实现此。
整个TMMA的等待时间与N*K成比例。重复率与N成比例。每条TMMA指令的MAC的数量为N*K*M。
图7图示链式融合乘法累加指令的迭代的执行的子集的实施例。具体而言，这图示目的地的一个紧缩数据元素位置的迭代的执行电路。在该实施例中，链式融合乘法累加正对有符号源进行操作，其中，累加器2倍于输入数据的尺寸。
第一有符号源(源1 701)和第二有符号源(源2 703)各自都具有四个紧缩数据元素。这些紧缩数据元素中的每一个都存储诸如浮点数据之类的有符号数据。第三有符号源(源3 709)具有两个紧缩数据元素，其中的每一个都存储有符号数据。第一有符号源701的尺寸和第二有符号源703的尺寸是第三有符号源(初始值或先前结果)709的尺寸的一半。例如，第一有符号源701和第二有符号源703可具有32位的紧缩数据元素(例如，单精度浮点)，而第三有符号源709可具有64位的紧缩数据元素(例如，双精度浮点)。
在该图示中，仅示出第一有符号源701和第二有符号源703的最高有效的两个紧缩数据元素位置以及第三有符号源709的最高有效的紧缩数据元素位置。当然，还将处理其他紧缩数据元素位置。
如图所示，成对地处理紧缩数据元素。例如，使用乘法器电路705将第一有符号源701和第二有符号源703的最高有效的紧缩数据元素位置的数据相乘，并且使用乘法器电路707将来自第一有符号源701和第二有符号源703的次高有效的紧缩数据元素位置的数据相乘。在一些实施例中，这些乘法器电路705和707重新用于其他紧缩数据元素位置。在其他实施例中，使用附加的乘法器电路，使得并行地处理紧缩数据元素。在一些上下文中，使用尺寸为有符号第三源709的尺寸的通道来完成并行执行。使用加法电路711将这些乘法中的每个乘法的结果相加。
(使用不同的加法器713或同一加法器711)将这些乘法的结果的加法的结果加到来自有符号源3 709的最高有效紧缩数据元素位置的数据。
最终，第二加法的结果被存储到有符号目的地715中与来自有符号第三源709的所使用的紧缩数据元素位置对应的紧缩数据元素位置中，或者如果有下一迭代，则该第二加法的结果被继续传递到该下一迭代。在一些实施例中，将写掩码应用于此存储，使得如果对应的写掩码(位)被置位，则存储发生，如果对应的写掩码(位)未被置位，则存储不发生。
图8图示链式融合乘法累加指令的迭代的执行的子集的实施例。具体而言，这图示目的地的一个紧缩数据元素位置的迭代的执行电路。在该实施例中，链式融合乘法累加正对有符号源进行操作，其中，累加器2倍于输入数据的尺寸。
第一有符号源(源1 801)和第二有符号源(源2 803)各自都具有四个紧缩数据元素。这些紧缩数据元素中的每一个都存储诸如整数数据之类的有符号数据。第三有符号源(源3 809)具有两个紧缩数据元素，其中的每一个都存储有符号数据。第一有符号源801的尺寸和第二有符号源803的尺寸是第三有符号源809的尺寸的一半。例如，第一有符号源801和第二有符号源803可具有32位的紧缩数据元素(例如，单精度浮点)，而第三有符号源809可具有64位的紧缩数据元素(例如，双精度浮点)。
在该图示中，仅示出第一有符号源801和第二有符号源803的最高有效的两个紧缩数据元素位置以及第三有符号源809的最高有效的紧缩数据元素位置。当然，还将处理其他紧缩数据元素位置。
如图所示，成对地处理紧缩数据元素。例如，使用乘法器电路805将第一有符号源801和第二有符号源803的最高有效的紧缩数据元素位置的数据相乘，并且使用乘法器电路807将来自第一有符号源801和第二有符号源803的次高有效的紧缩数据元素位置的数据相乘。在一些实施例中，乘法器电路805和807执行具有无限精度的、不具有饱和的乘法，并使用加法器/饱和电路813在任何上溢的情况下将累加的结果饱和到正无穷大或负无穷大，并在任何下溢的情况下将累加的结果饱和到零。在其他实施例中，乘法器电路805和807执行饱和本身。在一些实施例中，这些乘法器电路805和807重新用于其他紧缩数据元素位置。在其他实施例中，使用附加的乘法器电路，使得并行地处理紧缩数据元素。在一些上下文中，使用尺寸为有符号第三源(初始值或先前迭代结果)809的尺寸的通道来完成并行执行。使用加法/饱和电路813将多个乘法中的每个乘法的结果加到有符号第三源809。
当加法导致过大的值时，加法/饱和(累加器)电路813保留操作数的符号。具体而言，对于多路加法与向目的地或下一迭代的写入之间的无限精度结果，饱和评估发生。当累加器813是浮点且输入项是整数时，乘积的和以及浮点累加器输入值被转换为无限精度值(数百位的定点数)，执行乘法结果与第三输入的加法，并执行向实际累加器类型的单次舍入。
无符号饱和意味着输出值被限于那个元素宽度的最大无符号数(全1)。有符号饱和意味着值被限于处于那个元素宽度的最小负数与最大正数之间的范围中(例如，对于字节，范围为从-128(＝-2^7)到127(＝2^7-1))。
加法和饱和校验的结果被存储到有符号结果815中与来自有符号第三源809的所使用的紧缩数据元素位置对应的紧缩数据元素位置中，或者如果有下一迭代，则该结果被继续传递到该下一迭代。在一些实施例中，将写掩码应用于此存储，使得如果对应的写掩码(位)被置位，则存储发生，如果对应的写掩码(位)未被置位，则存储不发生。
图9图示链式融合乘法累加指令的迭代的执行的子集的实施例。具体而言，这图示目的地的一个紧缩数据元素位置的迭代的执行电路。在该实施例中，链式融合乘法累加正对有符号源和无符号源进行操作，其中，累加器4倍于输入数据的尺寸。
第一有符号源(源1 901)和第二无符号源(源2 903)各自都具有四个紧缩数据元素。这些紧缩数据元素中的每一个都具有诸如浮点数据或整数数据之类的数据。第三有符号源(初始值或结果915)具有存储有符号数据的紧缩数据元素。第一源901的尺寸和第二源903的尺寸是第三有符号源915的尺寸的四分之一。例如，第一源901和第二源903可具有16位的紧缩数据元素(例如，字)，而第三有符号源915可具有64位的紧缩数据元素(例如，双精度浮点或64位整数)。
在该图示中，仅示出第一源901和第二源903的最高有效的四个紧缩数据元素位置以及第三有符号源915的最高有效的紧缩数据元素位置。当然，如果还有任何其他紧缩数据元素位置，则还将处理这些紧缩数据元素位置。
如图所示，按四元组处理紧缩数据元素。例如，使用乘法器电路905将第一源901和第二源903的最高有效的紧缩数据元素位置的数据相乘，使用乘法器电路907将来自第一源901和第二源903的次高有效的紧缩数据元素位置的数据相乘，使用乘法器电路909将来自第一源901和第二源903的第三高有效的紧缩数据元素位置的数据相乘，并且使用乘法器电路911将来自第一源901和第二源903的最低有效的紧缩数据元素位置的数据相乘。在一些实施例中，在乘法之前，对第一源901的有符号紧缩数据元素进行符号扩展，并且对第二源903的无符号紧缩数据元素进行零扩展。
在一些实施例中，这些乘法器电路905-911重新用于其他紧缩数据元素位置。在其他实施例中，使用附加的乘法器电路，使得并行地处理紧缩数据元素。在一些上下文中，使用尺寸为有符号第三源915的尺寸的通道来完成并行执行。使用加法电路913将这些乘法中的每个乘法的结果相加。(使用不同的加法器917或同一加法器913)将这些乘法的结果的加法的结果加到来自有符号源3 915的最高有效紧缩数据元素位置的数据。最终，第二加法的结果919被存储到有符号目的地中与来自有符号第三源915的所使用的紧缩数据元素位置对应的紧缩数据元素位置中，或者被传递到下一迭代。在一些实施例中，将写掩码应用于此存储，使得如果对应的写掩码(位)被置位，则存储发生，如果对应的写掩码(位)未被置位，则存储不发生。
图10图示链式融合乘法累加指令的迭代的执行的子集的实施例。具体而言，这图示目的地的一个紧缩数据元素位置的迭代的执行电路。在该实施例中，链式融合乘法累加正对有符号源和无符号源进行操作，其中，累加器4倍于输入数据的尺寸。
第一有符号源1001和第二无符号源1003各自都具有四个紧缩数据元素。这些紧缩数据元素中的每一个都存储诸如浮点数据或整数数据之类的数据。第三有符号源1015(初始或先前结果)具有存储有符号数据的紧缩数据元素。第一源的尺寸和第二源的尺寸是第三有符号源1015(初始或先前结果)的尺寸的四分之一。例如，第一源和第二源可具有16位的紧缩数据元素(例如，字)，而第三有符号源1015(初始或先前结果)可具有64位的紧缩数据元素(例如，双精度浮点或64位整数)。
在该图示中，示出第一有符号源1001和第二无符号源1003的最高有效的四个紧缩数据元素位置以及第三有符号源1015的最高有效的紧缩数据元素位置。当然，如果还有任何其他紧缩数据元素位置，则还将处理这些紧缩数据元素位置。
如图所示，按四元组处理紧缩数据元素。例如，使用乘法器电路1005将第一有符号源1001和第二无符号源1003的最高有效的紧缩数据元素位置的数据相乘，使用乘法器电路1007将来自第一有符号源1001和第二无符号源1003的次高有效的紧缩数据元素位置的数据相乘，使用乘法器电路1009将来自第一有符号源1001和第二无符号源1003的第三高有效的紧缩数据元素位置的数据相乘，并且使用乘法器电路1011将来自第一有符号源1001和第二无符号源1003的最低有效的紧缩数据元素位置的数据相乘。在一些实施例中，在乘法之前，对第一有符号源1001的有符号紧缩数据元素进行符号扩展，并且对第二无符号源1003的无符号紧缩数据元素进行零扩展。
在一些实施例中，这些乘法器电路1005-1011重新用于其他紧缩数据元素位置。在其他实施例中，使用附加的乘法器电路，使得并行地处理紧缩数据元素。在一些上下文中，使用尺寸为第三有符号源1015(初始或先前结果)的尺寸的通道来完成并行执行。使用加法器/饱和1013电路将这些乘法结果的加法的结果加到来自第三有符号源1015(初始或先前结果)的最高有效紧缩数据元素位置的数据。
当加法导致对于有符号饱和过大或过小的值时，加法/饱和(累加器)电路1013保留操作数的符号。具体而言，对于多路加法与向目的地的写入之间的无限精度结果，饱和评估发生。当累加器1013是浮点且输入项是整数时，乘积的和以及浮点累加器输入值被转换为无限精度值(数百位的定点数)，执行乘法结果与第三输入的加法，并执行向实际累加器类型的单次舍入。
加法和饱和校验的结果1019被存储到有符号目的地中与来自第三有符号源1015(初始或先前结果)的所使用的紧缩数据元素位置对应的紧缩数据元素位置中或者被传递到下一迭代。在一些实施例中，将写掩码应用于此存储，使得如果对应的写掩码(位)被置位，则存储发生，如果对应的写掩码(位)未被置位，则存储不发生。
图11图示根据实施例的尺寸为2的幂的SIMD实现方式，其中，累加器使用比至乘法器的输入的尺寸大的输入尺寸。注意，(至乘法器的)源和累加器值可以是有符号值或无符号值。对于具有2X输入尺寸的累加器(换言之，累加器输入值的尺寸是源的紧缩数据元素的尺寸的2倍)，表1101图示不同的配置。对于字节尺寸的源，累加器使用尺寸为16位的字或半精度浮点(HPFP)值。对于字尺寸的源，累加器使用尺寸为32位的32位整数或单精度浮点(SPFP)值。对于SPFP或32位整数尺寸的源，累加器使用尺寸为64位的64位整数或双精度浮点(DPFP)值。
对于具有4X输入尺寸的累加器(换言之，累加器输入值的尺寸是源的紧缩数据元素的尺寸的4倍)，表1103图示不同的配置。对于字节尺寸的源，累加器使用尺寸为32位的32位整数或单精度浮点(SPFP)值。在一些实施例中，对于字尺寸的源，累加器使用尺寸为64位的64位整数或双精度浮点(DPFP)值。
对于具有8X输入尺寸的累加器(换言之，累加器输入值的尺寸是源的紧缩数据元素的尺寸的8倍)，表1105图示配置。对于字节尺寸的源，累加器使用64位整数。
如之前所提示，矩阵操作电路可被包括在核中，或可作为外部加速器。图12图示利用矩阵操作电路的系统的实施例。在该图示中，多个实体与环形互连1245耦合。
多个核，核0 1201、核1 1203、核2 1205、以及核N 1207提供非基于片的指令支持。在一些实施例中，矩阵操作电路1251设于核1203中，而在其他实施例中，矩阵操作电路1211和1213是在环形互连1245上可访问的。
此外，提供一个或多个存储器控制器1223-1225，以代表核和/或矩阵操作电路来与存储器1233和1231通信。
图13图示处理器核流水线的实施例，该处理器核流水线支持使用片的矩阵操作。分支预测和解码电路1303执行对来自存储在指令存储1301中的指令的分支预测、对这些指令的解码和/或分支预测和解码两者。例如，本文中详述的指令可存储在指令存储中。在一些实现方式中，分开的电路用于分支预测，并且在一些实施例中，至少一些指令被解码为一个或多个微操作、微代码进入点、微指令、其他指令或使用微代码1305的其他控制信号。分支预测和解码电路1303可使用各种不同的机制来实现。合适机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。
分支预测和解码电路1303耦合至分配/重命名1307电路，在一些实施例中，该分配/重命名1307电路耦合至调度器电路1309。在一些实施例中，这些电路通过执行以下步骤中的一个或多个来提供寄存器重命名、寄存器分配和/或调度功能：1)将逻辑操作数值重命名为物理操作数值(例如，一些实施例中的寄存器别名表)；2)将状态位和标志分配给经解码的指令；以及3)(例如，在一些实施例中，使用预留站)调度经解码的指令供在指令池外部的执行电路上执行。
调度器电路1309表示任意数量的不同调度器，包括预留站、中央指令窗口等。调度器电路1309耦合至(多个)物理寄存器堆1315或包括(多个)物理寄存器堆1315。(多个)物理寄存器堆1315中的每一个表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)、片，等等。在一个实施例中，(多个)物理寄存器堆1315包括向量寄存器电路、写掩码寄存器电路和标量寄存器电路。这些寄存器电路可提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆1315被引退电路1317覆盖，以图示可实现寄存器重命名和乱序执行的各种方式(诸如，使用(多个)重排序缓冲器和(多个)引退寄存器堆、使用(多个)未来文件(future file)、(多个)历史缓冲器、(多个)引退寄存器堆、使用寄存器映射和寄存器池，等等)。引退电路1317和(多个)物理寄存器堆1315耦合至执行电路1311。
尽管在乱序执行的上下文中描述寄存器重命名，但应当理解，寄存器重命名可在有序架构中被使用。虽然处理器的所图示的实施例也可包括分开的指令和数据高速缓存单元以及共享的L2高速缓存单元，但替代实施例也可具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存、或多个级别的内部高速缓存。在一些实施例中，系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。替代地，所有高速缓存都可在核和/或处理器的外部。
执行电路1311是一个或多个执行单元的集合，包括标量电路1321、向量/SIMD电路1323和矩阵操作电路1327、以及用于访问高速缓存1313的存储器访问电路1325。执行电路执行各种操作(例如，移位、加法、减法、乘法)并对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的数个执行单元，但是其他实施例可仅包括一个执行单元或全都执行所有功能的多个执行单元。标量电路1321执行标量操作，向量/SIMD电路1323执行向量/SIMD操作，并且矩阵操作电路1327执行本文中详述的矩阵(片)操作。
作为示例，示例性寄存器重命名的、乱序发布/执行核架构可以如下实现流水线：1)指令取出电路执行取出和长度解码级；2)分支和解码电路1303执行解码级；3)分配/重命名1307电路执行分配级和重命名级；4)调度器电路1309执行调度级；5)(耦合至或被包括在调度器电路1309和分配/重命名1307电路和存储器单元中的)(多个)物理寄存器堆执行寄存器读取/存储器读取级；执行电路1311执行执行级；6)存储器单元和(多个)物理寄存器堆单元执行写回/存储器写入级；7)各个单元可涉及异常处置级；以及8)引退单元和(多个)物理寄存器堆单元执行提交级。
核可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON等任选附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1390包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如
超线程化技术中的同时多线程化)。
图14图示处理器核流水线的实施例，该处理器核流水线支持使用片的矩阵操作。分支预测和解码电路1403执行对来自存储在指令存储1401中的指令的分支预测、对这些指令的解码和/或分支预测和解码两者。例如，本文中详述的指令可存储在指令存储中。在一些实现方式中，分开的电路用于分支预测，并且在一些实施例中，至少一些指令被解码为一个或多个微操作、微代码进入点、微指令、其他指令或使用微代码1405的其他控制信号。分支预测和解码电路1403可使用各种不同的机制来实现。合适机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。
分支预测和解码电路1403耦合至分配/重命名1407电路，在一些实施例中，该分配/重命名1407电路耦合至调度器电路1409。在一些实施例中，这些电路通过执行以下步骤中的一个或多个来提供寄存器重命名、寄存器分配和/或调度功能：1)将逻辑操作数值重命名为物理操作数值(例如，一些实施例中的寄存器别名表)；2)将状态位和标志分配给经解码的指令；以及3)(例如，在一些实施例中，使用预留站)调度经解码的指令供在指令池外部的执行电路上执行。
调度器电路1409表示任意数量的不同调度器，包括预留站、中央指令窗口等。(多个)调度器单元调度器电路1409耦合至(多个)物理寄存器堆1415或包括(多个)物理寄存器堆1415。(多个)物理寄存器堆1415中的每一个表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)、片，等等。在一个实施例中，(多个)物理寄存器堆1415包括向量寄存器电路、写掩码寄存器电路和标量寄存器电路。这些寄存器电路可提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆1415被引退电路1417覆盖，以图示可实现寄存器重命名和乱序执行的各种方式(诸如，使用(多个)重排序缓冲器和(多个)引退寄存器堆、使用(多个)未来文件(future file)、(多个)历史缓冲器、(多个)引退寄存器堆、使用寄存器映射和寄存器池，等等)。引退电路1417和(多个)物理寄存器堆1415耦合至执行电路1411。
尽管在乱序执行的上下文中描述寄存器重命名，但应当理解，寄存器重命名可在有序架构中被使用。虽然处理器的所图示的实施例也可包括分开的指令和数据高速缓存单元以及共享的L2高速缓存单元，但替代实施例也可具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存、或多个级别的内部高速缓存。在一些实施例中，系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。替代地，所有高速缓存都可在核和/或处理器的外部。
执行电路1411包括一个或多个执行电路1427的集合以及用于访问高速缓存1413的一个或多个存储器访问电路1425的集合。执行电路1427执行本文中详述的矩阵(片)操作。
作为示例，示例性寄存器重命名的、乱序发布/执行核架构可以如下实现流水线：1)指令取出电路执行取出和长度解码级；2)分支和解码电路1403执行解码级；3)分配/重命名1407电路执行分配级和重命名级；4)调度器电路1409执行调度级；5)(耦合至或被包括在调度器电路1409和分配/重命名1407电路和存储器单元中的)(多个)物理寄存器堆执行寄存器读取/存储器读取级；执行电路1411执行执行级；6)存储器单元和(多个)物理寄存器堆单元执行写回/存储器写入级；7)各个单元可涉及异常处置级；以及8)引退单元和(多个)物理寄存器堆单元执行提交级。
核可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON等任选附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1490包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如
超线程化技术中的同时多线程化)。
贯穿本说明书，使用行为主的数据布局来表达数据。列为主的用户应当根据项的定向来变换这些项。图15图示按行为主格式和列为主格式表达的矩阵的示例。如图所示，矩阵A是2x3矩阵。当该矩阵按行为主的格式存储时，行的数据元素是连续的。当该矩阵按列为主的格式存储时，列的数据元素是连续的。AT*BT＝(BA)T是矩阵的公知属性，其中，上标T表示变换。按行为主的数据那样来读取列为主的数据导致看起来像变换矩阵的矩阵。
在一些实施例中，在硬件中利用行为主的语义，并且列为主的数据将交换操作数顺序并使结果是矩阵的变换，但是对于从存储器的后续列为主的读取，其是正确的非变换矩阵。例如，如果具有两个要相乘的列为主的矩阵：
输入矩阵将按如下方式被存储在线性存储器中(列为主)：
a c e b d f
以及
g h i j k l.
以尺度2x3和3x2将那些矩阵读取为行为主的，则它们将表现为：
ace以及gh
bdf ij
kl
交换顺序和矩阵乘法：
变换矩阵移出，并且随后可按行为主的顺序被存储：
ag+bh cg+dh eg+fh ai+bj ci+dj ei+fj ak+bl ck+dl ek+fl
并且在后续的列为主的计算中被使用，其是正确的未变换矩阵：
示例性使用
图16图示矩阵(片)的使用的示例。在该示例中，矩阵C 1601包括两个片，矩阵A1603包括一个片，并且矩阵B 1605包括两个片。该图示出用于计算矩阵乘法的算法的内循环的示例。在该示例中，来自矩阵C1601的两个结果片tmm0和tmm1用于将中间结果累加。当来自矩阵A 1603的一个片(tmm2)乘以来自矩阵B 1605的两个片时，这个片被重复使用2次。指针用于加载来自箭头所指示方向的新A矩阵(片)和两个新B矩阵(片)。未示出的外循环调整用于C片的指针。如图所示的示例性代码包括片配置指令的使用，并且被执行以配置片使用，加载片，用于处理片的循环，将片存储到存储器，并释放片使用。
图17图示矩阵(片)的使用的实施例。在1701处，配置片使用。例如，执行TILECONFIG指令以配置片使用，包括设置每个片的行数和列数。典型地，在1703处，从存储器加载至少一个矩阵(片)。在1705处，使用矩阵(片)来执行至少一个矩阵(片)操作。在1707处，将至少一个矩阵(片)向外存储到存储器，并且在1709处，上下文切换可发生。
示例性配置
片配置硬件支持
如上文所讨论，片使用通常需要在使用前进行配置。例如，可能不需要完全使用所有的行和列。在一些实施例中不配置这些行和列不仅节省了功率，而且可使用配置来判定操作是否将生成错误。例如，如果M和L不相同，则(NxM)*(LxN)形式的矩阵乘法通常将不起作用。在使用利用片的矩阵之前，在一些实施例中，将配置片支持。例如，配置每个片有多少行和多少列、将使用的片，等等。TILECONFIG指令是对计算机自身的改进，因为它提供对配置计算机以使用(作为处理器核的部分的、或作为外部设备的)矩阵加速器的支持。具体而言，TILECONFIG指令的执行使得配置从存储器被检取，并被应用于矩阵加速器内的矩阵(片)设置。
片使用配置
图18图示根据实施例的对片的使用的配置的支持。存储器1801包含将被支持的矩阵(片)的片描述1803。
处理器/核1805的指令执行资源1811将片描述1803的多个方面存储到片配置1817中。片配置1817包括用于详述配置了用于调色板的什么片(每个片中的行数和列数)的调色板表1813以及矩阵支持在使用中的标记。具体而言，指令执行资源1811配置成按片配置1817所指定来使用片。指令执行资源1811还可包括用于指示片使用的机器专用寄存器或配置寄存器。还设置附加的值，诸如，使用中值和开始值。片配置1817利用(多个)寄存器1819来存储片使用和配置信息。
图19图示将支持的矩阵(片)的描述的实施例。这是将应STTILECFG指令的执行而被存储的描述。在该示例中，每个字段为字节。在字节[0]中，存储调色板ID 1901。调色板ID用于对调色板表1813进行索引，该调色板表1813如由配置所定义来根据调色板ID存储片中的字节数以及与该ID相关联的片的每行的字节。
字节1存储将被存储在“startRow”寄存器1903中的值，并且字节2存储将被存储在寄存器startP 1905中的值。为了支持在这些事件后重新开始指令，这些指令将信息存储在这些寄存器中。为了支持在诸如上文详述的那些事件之类的中断事件之后重新开始指令，这些指令将信息存储在这些寄存器中。startRow值指示应当被用于重新开始的行。startP值指示当对被使用时用于存储操作的行内的位置，并且在一些实施例中，该startP值指示(对的较低片中的)行的下半部分或(对的较高片中的)行的上半部分。一般而言，不需要行(列)中的该位置。
成功地执行矩阵(片)指令将会将startRow和startP两者设置为零，TILECONFIG和STTILECFG是例外。
在不重新开始被中断的矩阵(片)指令的任何时刻，使startRow和startP值归零是软件的职责。例如，未掩码的浮点异常处置程序可决定在软件中完成操作，并且将程序计数器值改变为另一指令，通常是下一指令。在这种情况下，在恢复程序之前，软件异常处置程序必须使由操作系统呈现给该软件异常处置程序的异常中的startRow和startP值归零。操作系统随后将使用恢复指令来重新加载那些值。
字节3存储片的对的指示(每片1b)1907。
字节16-17存储片0的行数1913和列数1915，字节18-19存储片1的行数和列数，以此类推。换言之，每一2字节组指定片的行数和列数。如果2字节的组不用于指定片参数，则它们应当具有值零。为比实现限制或调色板限制更多的片指定片参数导致错误。未配置的片用0行0列被设置为初始状态。
最终，存储器中的配置通常以诸如用于若干连续字节的全零之类的结尾描述结束。
示例性片和片配置存储
图20(A)-图20(D)图示(多个)寄存器1819的示例。图20(A)图示多个寄存器1819。如图所示，每个片(TMM0 2001...TMMN 2003)具有分开的寄存器，其中每个寄存器存储那个特定片的行尺寸和列尺寸。StartP 2011和StartRow 2013被存储在分开的寄存器中。对一个或多个状态寄存器2015置位(例如，TILES_CONFIGURED＝1)以指示片经配置以供使用。
图20(B)图示多个寄存器1819。如图所示，每个片具有用于其行和其列的分开的寄存器。例如，TMM0行配置2021、TMM0列配置2023、StartP 2011和StartRow 2013被存储在分开的寄存器中。对一个或多个状态寄存器2015置位(例如，TILES_CONFIGURED＝1)以指示片经配置以供使用。
图20(C)图示单个寄存器1819。如图所示，该寄存器将片配置(每片的行和列)2031、StartP 2011和StartRow 2013存储在作为紧缩数据寄存器的单个寄存器中。对一个或多个状态寄存器2015置位(例如，TILES_CONFIGURED＝1)以指示片经配置以供使用。
图20(D)图示多个寄存器1819。如图所示，单个寄存器存储片配置(每片的行和列)2031。StartP和StartRow被存储在分开的寄存器2011和2013中。对一个或多个状态寄存器2015置位(例如，TILESCONFIGURED＝1)以指示片经配置以供使用。构想了其他组合，诸如，将起始寄存器组合到单个寄存器中，在该单个寄存器中，这些起始寄存器被分开显示，等等。
两源2D数组合并指令、处理器和方法
图21是可操作以执行两源二维(2D)数组合并指令2102的实施例的处理器2100的实施例的框图。在一些实施例中，该处理器可以是通用处理器(例如，在服务器、台式计算机、膝上型计算机、智能电话或其他计算机中所使用类型的通用微处理器或中央处理单元(CPU))。替代地，处理器可以是专用处理器。合适的专用处理器的示例包括但不限于网络处理器、通信处理器、密码处理器、图形处理器、协处理器、嵌入式处理器、以及数字信号处理器(DSP)。处理器可具有各种复杂指令集计算(CISC)架构、精简指令集计算(RISC)架构、超长指令字(VLIW)架构、混合架构、其他类型的架构中的任一种，或者具有不同架构的组合(例如，不同的核可具有不同的架构)。在一些实施例中，处理器可包括至少一个集成电路或半导体管芯(例如，可被设置在至少一个集成电路或半导体管芯上)。在一些实施例中，处理器可包括至少某个硬件(例如，晶体管、电容器、二极管、电路、存储电路级指令/控制信号的非易失性存储器，等等)。
处理器2100可被耦合以接收两源2D数组合并指令2102。例如，可经由互连从存储器接收该指令。两源2D数组合并指令可表示宏指令、机器代码指令或处理器的指令集的其他指令或控制信号。两源2D数组合并指令可具有操作码(例如，操作代码)2104。操作码可规定或指示要执行的操作(例如，合并两个源2D数组的部分以生成结果2D数组的操作)。在一些实施例中，两源2D数组合并指令可任选地指示单个附加值2106(例如，具有用于提供该单个附加值的立即数，或指示用于存储该单个附加值的寄存器)。在一些实施例中，两源2D数组合并指令可具有下文进一步描述的指令格式中的一种指令格式，但是其他实施例不限于这些特定的指令格式。
两源2D数组合并指令2102可显式地指定(例如，通过一个或多个字段或位的集合)或以其他方式指示(例如，隐式地指示)：第一源矩阵、片或其他矩阵部分、或其他2D数组2114；以及第二源矩阵、片或其他矩阵部分、或其他2D数组2116。如图所示，在一些实施例中，第一源2D数组2114和第二源2D数组2116可被存储在一个或多个类型的2D数组存储2112中。合适类型的2D数组存储的示例包括但不限于：寄存器堆中的紧缩、向量或SIMD寄存器、2D寄存器(例如，包括物理寄存器上方的上覆物)、非寄存器中的片存储、存储器位置、以及用于片和矩阵的其他类型的存储、以及上述各项的组合。在一些情况下，指令可任选地具有用于指定源2D数组被存储在的此类存储位置的一个或多个字段或位的集合。在其他情况下，源2D数组被存储在的此类存储位置可任选地对于指令是隐式的(例如，对于指令的操作码是隐式的)。还可使用这些方式的组合。
第一源2D数组2114和第二源2D数组2116各自可包括至少在逻辑上按多个行和多个列布置的数据元素的2D数组。本文中别处针对片和/或矩阵提及的各种尺寸是合适的。典型地，可存在至少四个或至少八个行以及至少四个或至少八个列，并且任选地行和列中的每一者可具有多得多的数量。在一些实施例中，第一2D数组和第二2D数组各自可具有单个固定的尺寸。本文中公开的各种不同的尺寸中的任何尺寸是合适的。在其他实施例中，第一2D数组和第二2D数组可具有多个可能的固定尺寸(例如，第一固定尺寸、第二固定尺寸和第三固定尺寸)中的可选择的一个固定尺寸，并且指令或(例如，在控制和/或配置寄存器中的)控制数据可选择或指定多个可能的尺寸中的一个尺寸(例如，第二固定尺寸)。在仍其他实施例中，第一源2D数组和第二源2D数组可具有更灵活或可配置的尺寸，其可在第一维度(例如，可配置的行数)和第二维度(例如，可配置的列数)这两个维度上是更灵活地可配置的。例如，处理器可具有控制和/或配置寄存器(例如，控制寄存器、型号专用寄存器)，用于存储用于配置或指定第一和第二维度的配置信息。这可任选地如本文中别处所描述地(例如，基于调色板、根据片配置指令而存储的配置信息等)来完成。
再次参考图21，处理器包括解码单元、解码器或解码器电路2108。解码单元或解码器电路可被耦合以接收两源2D数组合并指令2102。例如，解码单元可从指令取出单元(例如，取出电路)接收两源2D数组合并指令，指令取出单元可从指令高速缓存或存储器取出两源2D数组合并指令。解码器单元或解码器电路可以可操作以将两源2D数组合并指令解码为一个或多个操作。解码单元或解码器电路可输出反映、表示相对较高级的2D数组合并指令的和/或从相对较高级的2D数组合并指令导出的一个或多个相对较低级的指令、控制信号或其他操作(例如，一个或多个微指令、微操作、微代码进入点、经解码的指令或控制信号等)。在一些实施例中，解码单元或解码器电路可包括被耦合以接收两源2D数组合并指令的至少一个输入结构(例如，端口、互连或接口)、与该输入结构耦合的用于识别两源2D数组合并指令并对其进行解码的指令识别和解码逻辑、以及与该指令识别和解码逻辑耦合的用于输出较低级的操作的至少一个输出结构(例如，端口、互连或接口)。可使用各种指令解码机制来实现解码单元或解码器电路和/或其指令识别和解码逻辑，各种指令解码机制包括但不限于微代码只读存储器(ROM)、查找表、硬件实现方式、可编程逻辑阵列(PLA)和适用于实现解码单元的其他机制、以及上述各项的组合。在一些实施例中，解码单元可包括至少一些硬件(例如，以下各项中的一个或多个：存储微代码或其他硬件级指令的晶体管、集成电路、管芯上只读存储器、或其他非易失性存储器)。在一些实施例中，解码单元可被包括在管芯、集成电路、或半导体衬底上。
再次参考图21，执行单元或执行电路2110与解码单元2108耦合。在一些实施例中，执行单元或执行电路可通过一个或多个中间组件来与解码单元或解码电路耦合，该一个或多个中间组件诸如寄存器重命名、寄存器分配和/或调度电路。执行单元或执行电路也被耦合以接收第一源2D数组和第二源2D数组(例如，与一个或多个类型的2D数组存储2112耦合)。在一些实施例中，执行单元或执行电路可以在管芯或集成电路上(例如，与解码单元一起在管芯或集成电路上)。执行单元或执行电路可被耦合以接收经解码的2D数组合并指令(例如，一个或多个微指令、微操作或其他操作)。执行单元或执行电路可以可操作以执行经解码的2D数组合并指令。
在一些实施例中，执行单元或执行电路可执行经解码的指令以交错、置换、混洗、混合、组合或以其他方式合并第一2D数组的多个部分和第二2D数组的多个部分，以生成结果2D数组。如在所图示的简化的示例中所示，第一源2D数组2114的多个部分2120可与第二2D数组2116的多个部分2122交错或以其他方式合并以生成结果2D数组2118。在各方面，这些部分可以是各个行或行的组、各个列或列的组、或各个数据元素或数据元素的组。在各方面，这些部分的合并可以是逐行、逐列、或逐数据元素的。执行单元或执行电路可将结果2D数组2118存储在一个或多个类型的2D数组存储2112中的目的地存储位置中。在一些实施例中，用于第一源2D数组或第二源2D数组中的一者的存储位置可任选地被重用为目的地存储位置(例如，源/目的地存储位置可被使用)。例如，最初第一源2D数组和第二源2D数组中的一个可从那个存储位置被读取，并且随后结果2D数组可被写入那个相同的存储位置从而覆写原始的源2D数组。在其他实施例中，目的地存储位置可以是第三附加的2D数组存储位置，并且指令可指定或以其他方式指示第三附加的2D数组存储位置。先前针对源2D数组提及的2D数组存储位置的类型是合适的。
根据不同的实施例，第一2D数组和第二2D数组的各不同部分可被合并，并且能以各种不同的方式被合并。在一些实施例中，结果2D数组可具有与第一源2D数组和第二源2D数组相同的尺寸。在一些此类实施例中，第一源2D数组的约一半可与第二源2D数组的约一半合并。作为一个示例，第一2D数组的所有行的仅一半(例如，仅相同奇偶性的(意味着仅偶数或仅奇数的)行)可与第二2D数组的所有行的仅一半(例如，仅相同奇偶性的(意味着仅偶数或仅奇数的)行)合并。如本文中所使用，术语奇偶性是指部分的位置，即，该位置是偶数位置还是奇数位置。例如，位置0、2、4、6时偶数奇偶位，而位置1、3、5、7是奇数奇偶位。作为另一示例，第一2D数组的所有列的仅一半(例如，仅相同奇偶性的(意味着仅偶数或仅奇数的)列)可与第二2D数组的所有列的仅一半(例如，仅相同奇偶性的(意味着仅偶数或仅奇数的)列)合并。作为另一示例，第一2D数组的所有数据元素的仅一半(例如，所有行中的仅相同奇偶性的(意味着仅偶数或仅奇数的)数据元素)可与第二2D数组的所有数据元素的仅一半(例如，所有行中的仅相同奇偶性的(意味着仅偶数或仅奇数的)数据元素)合并。作为示例，此类相同奇偶性合并对于对二元组或成对数据(诸如例如，实数和虚数的对、以及其他成对数据)解交错可能是有用的。可被合并的第一2D数组和第二2D数组的各种不同部分的特定示例实施例的进一步细节以及它们可被合并的各种不同方式将在下文针对图25-图32示出和描述。
在一些实施例中，指令可不指示用于指定要被合并以生成结果2D数组的第一2D数组的多个部分以及第二2D数组的多个部分的多个值。另一可能的方式将是：指令指示并且执行电路使用逐部分控制索引或其他值以显式地指定第一2D数组和第二2D数组的多个部分中的各个部分(例如，各个行、各个列、各个元素)。在此类方式中，这些逐部分控制索引或其他值的位置经常指示第一2D数组和第二2D数组的显式地指定的各个部分要被定位在结果2D数组中的何处。作为示例，利用此类方式，第一逐部分控制索引可被包括以显式地指定第一2D数组的第一部分(例如，第一行)并指示它将被定位在结果2D数组中的何处，第二逐部分控制索引可被包括以显式地指定第一2D数组的第二部分(例如，第二行)并指示它将被定位在结果2D数组中的何处，并且对于要合并的第一源2D数组和第二源2D数组的所有其他部分以此类推。此类逐部分控制索引或其他值在一些情形下(例如，当要合并的大量不同部分需要被支持时，当要合并的部分可能非常随机、不规则或情形特定时，等等)具有有用性，如下文将进一步所讨论。
然而，生成此类逐部分控制索引或其他值可能在计算上是昂贵的，并且在其生成中消耗显著量的处理时间和功率。例如，在此类逐部分控制索引或其他值能够被使用之前，可能经常需要从几条到许多条数量的指令来生成它们。执行这些指令倾向于花费附加的处理时间，利用附加的处理器资源(例如，指令高速缓存、执行单元等)，降低性能，花费更多系统存储器来存储代码，并且产生附加的功耗。当数组的尺寸变大或甚至变得非常大时，这可能是甚至更显著的，因为逐部分控制索引或其他值的数量随要合并的部分的数量增加而增加。另外，此类逐部分控制索引或其他值一般需要被存储在寄存器中，这可防止寄存器被用于其他目的，并由此降低性能并消耗功率。相反，在一些实施例中，要被合并到结果2D数组中的第一2D数组和第二2D数组的多个部分以及它们可被合并所按照的模式或方法(例如，这些部分在结果2D数组中的位置)可至少主要地或完全地对于两源2D数组合并指令2102(例如，指令的类型，并非仅是指令的特定实例)和/或两源2D数组合并指令的操作码2104是隐式的。例如，解码单元或解码器电路在标识出两源2D数组合并指令和/或其操作码后尽管不通过显式值而被表达，但是可隐式地理解或知晓第一2D数组和第二2D数组的什么部分要被合并到结果2D数组中、以及它们要被合并所按照的模式或方法(例如，这些部分在结果2D数组中的位置)。对于两源2D数组合并指令和/或其操作码可能是隐式的是，执行单元或执行电路作为对经解码的2D数组合并指令的执行的部分而用于合并这些部分且按照该模式或方法。无需单独的显式的逐部分控制索引或其他值的集合来显式地将此告知解码单元或解码器电路。两源2D数组合并指令和/或其操作码的类型可规定、固定、确定或指示这些部分以及它们将如何被合并。
作为变体，在其他实施例中，要被合并到结果2D数组中的第一2D数组和第二2D数组的多个部分以及它们可被合并所按照的模式或方法(例如，这些部分在结果2D数组中的位置)可至少主要地或完全地对于两源2D数组合并指令2102(例如，指令的类型)或其操作码2104加由两源2D数组合并指令指示的单个附加值2106两者的组合是隐式的。处理器和/或执行单元或执行电路可基于两源2D数组合并指令或其操作码加单个附加值2106两者的组合而隐式地理解或知晓第一2D数组和第二2D数组的什么部分要合并到结果2D数组中、以及它们要被合并所按照的模式或方法(例如，这些部分在结果2D数组中的位置)。两源2D数组合并指令或其操作码结合单个附加值可规定、固定、确定或指示这些部分以及它们将如何被合并。如先前所描述，无需单独的显式的逐部分控制索引或其他值的集合来显式地将此告知解码单元或解码器电路。
在一些此类实施例中，两源2D数组合并指令或其操作码可允许至少两种不同的模式、方法或其他替代方案，并且单个附加值可指定、选择或以其他方式指示要用于将第一源2D数组和第二源2D数组合并到结果2D数组中的替代方案中的一种。在一些情况下，可存在三种、四种、五种、六种、七种、八种、九种、十种或任选地多于十种不同的替代方案。这些替代方案中的每个替代方案可表示以某种方式与其他替代方案不同的(例如，至少一个被合并的部分、或在部分被合并的方式方面的至少一些不同)、用于合并两个源2D数组的预定模式、方法、选项或可能性。单个附加值可因此指示由两源2D数组合并指令或其操作码支持的第一源2D数组和第二源2D数组的多种不同的合并方法中的一种。能以不同方法来提供单个附加值。在一些此类实施例中，单个附加值可作为指令的立即数或其他字段中的单个值来提供。在其他此类实施例中，单个附加值可作为由指令指示的寄存器(例如，通用寄存器、标量寄存器、或任选地紧缩或向量寄存器)中的单个值来提供。
有利地，两源2D数组合并指令可允许在单条指令的执行的范围内合并第一2D数组的多个部分和第二2D数组的多个部分，而无需执行从两条到多得多的指令的任何数量的指令来实现此类合并。这进而可帮助改善处理器或计算机自身的运行和功能，诸如例如，通过单条指令的执行允许新功能变得可用，减少用于实现两个2D数组的部分的合并的指令数量并因此减少处理时间和功率。执行单元或执行电路和/或处理器可包括可操作以执行经解码的2D数组合并指令的具体的或特定的逻辑(例如，晶体管、集成电路或潜在地与固件(例如，存储在非易失性存储器中的指令)和/或软件组合的其他硬件)。如图所示，在一些实施例中，执行单元或执行电路2110可包括以下一个或多个：逐行执行电路(例如，用于合并两个2D数组的行的电路)、和/或逐列执行电路(例如，用于合并两个2D数组的列的电路)、和/或逐元素执行电路(例如，用于合并两个2D数组的数据元素的电路)2111。此类电路可包括用于路由部分的硬连线的线、用于选择部分的多路复用器，等等。
为了避免使描述模糊，已示出并描述了相对简单的处理器2100。然而，处理器可任选地包括其他处理器组件。例如，处理器可包括在逻辑上耦合在解码电路与执行电路之间的、提供用于以下一项或多项的功能的寄存器重命名、寄存器分配和/或调度电路：1)将逻辑操作数值重命名为物理操作数值(例如，一些实施例中的寄存器别名表)；2)将状态位和标志分配给经解码的指令；以及3)(例如，在一些实施例中，使用预留站)调度经解码的指令供在指令池外部的执行电路上执行。作为另一示例，处理器可包括引退/写回电路，该引退/写回电路在架构上将结果2D数组提交给架构状态(例如，架构寄存器或存储器)并且引退两源2D数组合并指令。处理器的所有组件可耦合在一起以允许它们按预期操作。
图22是两源2D数组合并指令的第一示例实施例2202的框图。两源2D数组合并指令具有操作码2204。操作码可包括一个或多个字段或位的集合，并且可指示要执行的操作(例如，合并两个源2D数组的特定部分以生成结果2D数组的特定操作)。两源2D数组合并指令还具有用于指定或以其他方式指示存储第一源2D数组的第一存储位置的第一源存储位置指示符2226、以及用于指定或以其他方式指示存储第二源2D数组的第二存储位置的第二源存储位置指示符2228。在一些实施例中，两源2D数组合并指令还可任选地具有用于目的地存储位置指示符2230，该目的地存储位置指示符用于指定或以其他方式指示在两源2D数组合并指令完成后结果2D数组要存储在的目的地存储位置。在其他实施例中，目的地存储位置指示符2230可任选地被省略，并且它可以是隐式的以将(例如，最初用于存储第一源2D数组和第二源2D数组中的一个的)第一存储位置和第二存储位置中的一个重用为目的地存储位置。实际上，经常偏好省略目的地存储位置，因为它可允许省略一个或多个字段或位的集合，并由此实现较短的编码。第一源位置指示符、第二源位置指示符和目的地位置指示符各自可表示以一个或多个字段或位的集合以根据各种不同的方式(例如，在x86处理器中，ModRM型寻址、VEX.vvvv字段，等等)指示存储位置。本文中别处提及的各种不同类型的存储位置是合适的。
这仅是可被包括在两源2D数组合并指令的实施例中的字段集合的一个示例。替代实施例可包括所图示字段的子集，和/或可添加附加字段，和/或能以各种方式重新布置字段。例如，指令还可任选地包括一个或多个字段或位的集合以指定源2D数组的尺寸(例如，用于指示行数的任选的第一字段或位的集合、以及用于指示列数的任选的第二字段或位的集合)。作为另一示例，指令还可任选地包括一个或多个字段或位的集合以指示数据元素的类型(例如，用于指示数据元素尺寸的任选的第一字段或位的集合、以及用于指示诸如整数、定点等的数据类型格式的任选的第二字段或位的集合)。这些字段中的每个字段可由连续的位的集合组成，或者可包括逻辑上表示字段的非连续的或分开的位。在一些实施例中，指令可具有如下文进一步描述的VEX或EVEX编码或格式，但这不是必需的。
在该实施例中，两源2D数组合并指令2202仅具有第一源位置指示符2226、第二源位置指示符2228和目的地位置指示符2230。该两源2D数组合并指令不具有立即数。此外，除了用于指示第一源存储位置、第二源存储位置和目的地存储位置的操作数(当位置中的一个位置在存储器中时，潜在地包括隐式的存储器寻址寄存器，诸如，段寄存器等)之外，该指令并不以其他方式在任何其他寄存器、存储器或其他架构可见的存储位置中指示任何其他操作数或任何其他值。具体而言，两源2D数组合并指令不指示在具有逐部分合并控制值的第三源存储位置中的附加的第三源2D数组，也不指示在具有带有逐部分合并控制值的向量的向量寄存器中的附加向量，因为它们不被两源2D数组合并指令使用。相反，对于两源2D数组合并指令2204的该实施例，如先前所描述，要被合并到结果2D数组中的第一2D数组和第二2D数组的多个部分以及它们可被合并所按照的模式或方法(例如，这些部分在结果2D数组中的位置)可至少主要地或完全地对两源2D数组合并指令2202(例如，指令的类型，并非仅是指令的特定实例)和/或两源2D数组合并指令的操作码2204。两源2D数组合并指令和/或其操作码的类型可规定、固定、确定或指示这些部分以及它们将如何被合并。
表1列举两源2D数组合并指令的一些特定的示例实施例，其中，指令的操作(例如，要被合并的部分以及它们要被合并的方式)由两源2D数组合并指令和/或其操作码指示，并且对两源2D数组合并指令和/或其操作码是隐式的。该表按行和列布置。每一行表示不同的两源2D数组合并指令(例如，不同类型的指令，而非仅是相同指令的不同实例)。两源2D数组合并指令可具有像针对图22所描述的那些指令格式的指令格式。一列列举指令操作码。操作码宽泛地表示用于唯一地向处理器标识不同指令及其操作的不同的或唯一的二进制值。所列举的操作码仅是示例，并且具有不同值和位数的其他操作码可替代地被使用。还一起示出的是助记符(文本)，其是用于向人类读者唯一地标识不同指令及其操作的类似的不同的或唯一的文本值。注意，操作码和助记符中的每一个都是不同的。还具有用于第一源存储位置和目的地存储位置的列(SRC/DST)以及用于第二源存储位置的列(SRC2)。替代地，如先前所描述，这些指令中的任何指令可替代地具有单独的目的地存储位置。如本文中别处所描述，A1和A2可表示不同的2D数组存储。还具有用于操作码指示处理器要执行的以及执行单元或执行电路要执行的操作的列。特定的操作可从表读取。在一些实施例中，如先前所描述，这些操作(例如，要被合并的部分以及它们要被合并的方式)中的每个操作可至少主要地或完全地对那行的相应2D数组合并指令和/或针对相应的2D数组合并指令的那行的相应操作码是隐式的。两源2D数组合并指令自身和/或其操作码的类型可规定、固定、确定或指示这些部分以及它们将如何被合并。在一些实施例中，给定行的两源2D数组合并指令和/或其在那行中的操作码可能仅能够执行那行的相应操作，并且仅能够对针对那个操作提及的第一源2D数组和第二源2D数组的部分执行。
表1：
这些仅是两源2D数组合并指令和操作的一些示例实施例。还构想了其他示例。例如，与使相同奇偶性(例如，奇数或偶数)的部分(例如，行、列或元素)交错不同，可替代地将相同奇偶性的部分一起串接在相邻部分中。例如，A1的所有奇数行可被串接在以一起，并且被附到串接在一起的A2的所有奇数行。类似地，这可对于偶数行进行。作为另一示例，A1的所有偶数列可被串接在以一起，并且被附到串接在一起的A2的所有偶数列。类似地，这可对于奇数列进行。类似地，这也可对于偶数元素或奇数元素进行。
图23是两源2D数组合并指令的第二示例实施例2302的框图。两源2D数组合并指令具有：操作码2304；第一源位置指示符2326，用于指定或以其他方式指示存储第一源2D数组的第一存储位置；第二源存储位置指示符2328，用于指定或以其他方式指示存储第二源2D数组的第二存储位置；以及任选的目的地存储位置指示符2330，用于指定或以其他方式指示在两源2D数组合并指令完成后结果2D数组要被存储在的目的地存储位置。第一源存储位置指示符、第二源存储位置指示符和目的地存储位置指示符可与本文中别处描述的那些相同或类似，并且具有相同的变体和替代方案。在图23的实施例中，两源2D数组合并指令还具立即数2332，用于提供或以其他方式指示单个附加值2306。立即数可标识指令编码的、除操作码之外的部分(例如，典型地，单个字段、或连续位的集合)。立即数可具有不同的长度，诸如例如，2位、3位、4位、5位、6位、7位、8位、12位或16位。单个附加值可在编译时和/或由编译器存储或供应在立即数中。作为另一选项，可存在指令的字段(例如，2位、3位、4位、5位或6位的字段)，该字段不被视为立即数，并且其不被视为或描述为操作码的部分，其可在不同选项之间进行选择。
图24是两源2D数组合并指令的第三示例实施例2402的框图。两源2D数组合并指令具有：操作码2404；第一源位置指示符2426，用于指定或以其他方式指示存储第一源2D数组的第一存储位置；第二源存储位置指示符2428，用于指定或以其他方式指示存储第二源2D数组的第二存储位置；以及任选的目的地存储位置指示符2430，用于指定或以其他方式指示在两源2D数组合并指令完成后结果2D数组要被存储在的目的地存储位置。第一源存储位置指示符、第二源存储位置指示符和目的地存储位置指示符可与本文中别处描述的那些相同或类似，并且可具有相同的变体和替代方案。在图24的实施例中，两源2D数组合并指令还具有任选的第三源位置指示符2434(例如，寄存器指定符、用于指定寄存器的字段等)，用于指示存储或具有单个附加值2406的寄存器2436。作为示例，寄存器可以是标量寄存器、通用寄存器或向量寄存器(但是向量寄存器仅存储单个附加值，而非多个逐部分合并控制值)。该单个附加值可在运行时被存储或供应在寄存器中，而不是需要像立即数那样由编译器或在编译时完成。
图23-图24也仅是示例。替代实施例可包括所图示字段的子集，和/或可添加附加字段，和/或能以各种方式重新布置字段。例如，指令还可任选地包括一个或多个字段或位的集合以指定源2D数组的尺寸(例如，用于指示行数的任选的第一字段或位的集合、以及用于指示列数的任选的第二字段或位的集合)。作为另一示例，指令还可任选地包括用于指示数据元素的类型的一个或多个字段或位的集合。在一些实施例中，指令可具有如下文进一步描述的VEX或EVEX编码或格式，但这不是必需的。
在图23-图24的实施例中，操作码2304、2404并不主要将要执行的操作指示为用于合并两个源2D数组的单个/特定的部分集合以生成结果2D数组的单个/特定操作。相反，操作码2304、2404可将宽泛的操作指示为合并两个源2D数组以生成结果2D数组，并且该宽泛操作可涵盖合并两个源2D数组以生成结果2D数组的两个或更多个(或任选地，三个、四个、五个、六个、七个、八个、九个、十个，或任选地，多于十个)替代方法。替代方案中的每一个能以某种方式与其他替代方案不同(例如，指示一个不同部分可被合并，和/或在部分被合并的方式方面可存在至少一些不同)。
在此类实施例中，单个附加值2306、2406可指定、选择或以其他方式指示由两源2D数组合并指令2302、2402和/或其操作码2304、2404支持的替代方案中的一种。相组合地，两源2D数组合并指令和/或其操作码加单个附加值可指示用于合并两源2D数组的单个/特定的部分集合以生成结果2D数组的单个/特定操作。在此类实施例中，如先前所描述，要被合并到结果2D数组中的第一2D数组和第二2D数组的多个部分以及它们可被合并所按照的模式或方法(例如，这些部分在结果2D数组中的位置)可至少主要地或完全地对于两源2D数组合并指令和/或其操作码加单个附加值两者的组合是隐式的。如先前所描述，无需单独的显式的逐部分控制索引或其他值的集合来显式地将此告知解码单元或解码器电路。两源2D数组合并指令和/或其操作码的类型加单个附加值可规定、固定、确定或指示这些部分以及它们将如何被合并。
在图23-图24的实施例中，两源2D数组合并指令2302、2402仅具有第一源位置指示符2326或2426、第二源位置指示符2328或2428、以及目的地位置指示符2330或2430，并具有立即数2332或第三源位置指示符2434中的任一者。此外，除了用于指示第一源存储位置、第二源存储位置和目的地存储位置的操作数(当位置中的一个位置在存储器中时，潜在地包括隐式的存储器寻址寄存器，诸如，段寄存器等)之外，该指令并不以其他方式在任何其他寄存器、存储器或其他架构可见的存储位置中指示任何其他操作数或任何其他值。具体而言，如本文中别处所描述，这些指令不指示逐部分合并控制值。
表2列举两源2D数组合并指令的一些特定的示例实施例，其中，指令的操作(例如，要被合并的部分以及它们要被合并的方式)由两源2D数组合并指令和/或其操作码加这些指令指示的单个附加值的组合指示，并且对两源2D数组合并指令和/或其操作码加这些指令指示的单个附加值的组合是隐式的。两源2D数组合并指令可具有像针对图23-图24所描述的那些指令格式的指令格式。如前文那样，具有用于操作码(助记符)、SRC1/DST、SRC2和操作的列。此外，存在列举用于单个值的不同值的列。在该实施例中，所有行具有相同的操作码(助记符)以指示该相同的操作码(助记符)支持操作列中列举的所有操作。特定的所列举的操作码和助记符仅是示例，并且可替代地使用其他操作码和助记符。SRC1/DST列和SRC2列可与先前描述的那些列类似，并且具有相同的变体和替代方案(例如，可替代地存在单独的目的地存储位置)。
每一行表示操作码(助记符)和单个值列中的不同值的不同组合。这仅是将单个值的值分配给操作的一种方法，并且可替代地使用各种其他方法。另外，可存在更多或更少的不同操作以及对应的单个值(例如，少至2个，或任选地，比所示的数量多得多的数量)。对于针对那行的操作码(助记符)加单个值的组合，操作列列举处理器要执行的以及执行单元或执行电路要执行的操作。例如，单个值等于3可选择第四行的操作，单个值等于5可选择第六行的操作，以此类推。在一些实施例中，如先前所描述，这些操作(例如，要被合并的部分以及它们要被合并的方式)中的每个操作可至少主要地或完全地对2D数组合并指令和/或操作码加单个值的组合是隐式的。两源2D数组合并指令和/或其操作码的类型加单个值的组合可规定、固定、确定或指示这些部分以及它们将如何被合并。
表2
这些仅是两源2D数组合并指令和操作的一些示例实施例。还构想了其他示例。例如，与使相同奇偶性(例如，奇数或偶数)的部分(例如，行、列或元素)交错不同，可替代地将相同奇偶性的部分一起串接在相邻部分中。例如，A1的所有奇数行可被串接在以一起，并且被附到串接在一起的A2的所有奇数行。类似地，这可对于偶数行进行。作为另一示例，A1的所有偶数列可被串接在以一起，并且被附到串接在一起的A2的所有偶数列。类似地，这可对于奇数列进行。类似地，这也可对于偶数元素或奇数元素进行。
在一些实施例中，由操作码支持的替代方案可包括用于合并第一源2D数组和第二源2D数组的不同的行集合的多个不同方法或替代方案。在一些实施例中，由操作码支持的替代方案可包括用于合并第一源2D数组和第二源2D数组的不同的行集合的多个不同方法或替代方案。在一些实施例中，由操作码支持的替代方案可包括用于合并第一源2D数组和第二源2D数组的不同的数据元素集合的多个不同方法或替代方案。在一些实施例中，由操作码支持的替代方案可包括以下两者：用于合并第一源2D数组和第二源2D数组的不同的行集合的多个不同的方法或替代方案；以及用于合并第一源2D数组和第二源2D数组的不同的行集合的多个不同的方法或替代方案。在一些实施例中，由操作码支持的替代方案可包括以下全部三者：用于合并第一源2D数组和第二源2D数组的不同的行集合的多个不同的方法或替代方案；以及用于合并第一源2D数组和第二源2D数组的不同的行集合的多个不同的方法或替代方案；以及用于合并第一源2D数组和第二源2D数组的不同的数据元素集合的多个不同的方法或替代方案
在一些实施例中，由操作码支持的替代方案可包括用于合并第一源2D数组的行的仅一半和第二源2D数组的行的仅一半的多个不同的方法或替代方案。在一些实施例中，由操作码支持的替代方案可包括用于合并第一源2D数组的列的仅一半和第二源2D数组的列的仅一半的多个不同的方法或替代方案。在一些实施例中，由操作码支持的替代方案可包括用于合并第一源2D数组的数据元素的仅一半和第二源2D数组的数据元素的仅一半的多个不同的方法或替代方案。在一些实施例中，由操作码支持的替代方案可包括以下两者：用于合并第一源2D数组的行的仅一半和第二源2D数组的行的仅一半的多个不同的方法或替代方案；以及用于合并第一源2D数组的列的仅一半和第二源2D数组的列的仅一半的多个不同的方法或替代方案。在一些实施例中，由操作码支持的替代方案可包括以下全部三者：用于合并第一源2D数组的行的仅一半和第二源2D数组的行的仅一半的多个不同的方法或替代方案；以及用于合并第一源2D数组的列的仅一半和第二源2D数组的列的仅一半的多个不同的方法或替代方案；以及用于合并第一源2D数组的数据元素的仅一半和第二源2D数组的数据元素的仅一半的多个不同的方法或替代方案。
图25-图32是可操作以执行2D数组合并指令的若干说明性示例实施例的处理器的若干说明性示例实施例的框图。处理器中的每个处理器具有解码单元或解码器电路以及执行单元或执行电路。处理器、解码器单元或解码器电路、以及执行单元或执行电路可与本文中描述的其他各者(例如，处理器2100、解码单元或解码器电路2108、以及执行单元或执行电路2110)类似或相同，并且可具有类似或相同的特性、变体和替代方案。两源2D数组合并指令可指定(例如，显式地指定)或以其他方式指示(例如，隐式地指示)具有第一源2D数组和第二源2D数组的存储位置。存储位置可与本文中描述的用于2D数组的其他存储位置(诸如例如，向量寄存器、2D寄存器(例如，包括物理寄存器上方的上覆物)、2D片存储、存储器位置、以及上述各项的组合)类似或相同。处理器对源2D数组进行操作以生成结果2D数组。结果2D数组可被存储在目的地存储位置中。目的地存储位置可以是用于源2D数组中的一个的存储位置、或由指令指示的不同的存储位置。源2D数组和结果2D数组的尺寸可与本文中描述的用于2D数组的其他尺寸(诸如例如，单个固定尺寸、可被选择的固定尺寸的集合或组、灵活的或可配置的尺寸(例如，根据配置数据、调试半、存储在控制和/或配置寄存器中的数据、由指令集中的片配置指令存储的配置))类似或相同。
图25是可操作以执行两源2D数组合并指令的第一示例实施例2502的处理器的第一示例实施例2500的框图。处理器包括解码器电路2508，用于接收两源2D数组合并指令。两源2D数组合并指令可具有操作码，并且可指示第一源2D数组2514和第二源2D数组2516。解码器电路可将两源2D数组合并指令2502解码为经解码的两源2D数组合并指令2509(例如，一个或多个操作)。处理器的执行电路2510与解码器电路耦合，以接收经解码的两源2D数组合并指令。执行电路可执行经解码的两源2D数组合并指令，以生成结果2D数组2518。在该第一示例实施例中，执行电路可将第一2D数组的仅每个奇数(奇数位置的)行(例如，A0、A2、A4和A6)与第二2D数组的仅每个对应的奇数(奇数位置的)行(例如，B0、B2、B4和B6)交错，以生成结果2D数组。A0、A2、A4和A6是奇数位置的行，因为编号方案始于0(例如，A0)而不是1。奇数行是相同奇偶性的行的一个全集。结果2D数组的行C0因此可存储来自第一源2D数组的行A0，结果2D数组的行C1因此可存储来自第二源2D数组的行B0，以此类推。在一些实施例中，两源2D数组合并指令可不指示多个值来显式地指定要合并的第一2D数组的奇数行和第二2D数组的奇数行。相反，在一些实施例中，这些奇数行以及它们要被合并的方式(例如，使对应的行交错)可对两源2D数组合并指令的操作码是隐式的，或者可对两源2D数组合并指令的操作码和由该两源2D数组合并指令指示的单个值的组合是隐式的。执行单元可将结果2D数组存储在目的地存储位置中。
图26是可操作以执行两源2D数组合并指令的第二示例实施例2602的处理器的第二示例实施例2600的框图。处理器包括解码器电路2608，用于接收两源2D数组合并指令。两源2D数组合并指令可具有操作码，并且可指示第一源2D数组2614和第二源2D数组2616。解码器电路可将两源2D数组合并指令2602解码为经解码的两源2D数组合并指令2609。处理器的执行电路2610与解码器电路耦合，以接收经解码的两源2D数组合并指令。执行电路可执行经解码的两源2D数组合并指令，以生成结果2D数组2618。在该第二示例实施例中，执行电路可将第一2D数组的仅每个偶数(偶数位置的)行(例如，A1、A3、A5和A7)与第二2D数组的仅每个对应的偶数(偶数位置的)行(例如，B1、B3、B5和B7)交错，以生成结果2D数组。偶数行是相同奇偶性的行的另一全集。结果2D数组的行C0可因此存储行A1，结果2D数组的行C1可存储行B1，以此类推。在一些实施例中，两源2D数组合并指令可不指示多个值来显式地指定要合并的第一2D数组的偶数行和第二2D数组的偶数行。相反，在一些实施例中，这些偶数行以及它们要被合并的方式(例如，使对应的行交错)可对两源2D数组合并指令的操作码是隐式的，或者可对两源2D数组合并指令的操作码和由该两源2D数组合并指令指示的单个值的组合是隐式的。执行单元可将结果2D数组存储在目的地存储位置中。
图27是可操作以执行两源2D数组合并指令的第三示例实施例2702的处理器的第三示例实施例2700的框图。处理器包括解码器电路2708，用于接收两源2D数组合并指令。两源2D数组合并指令可具有操作码，并且可指示第一源2D数组2714和第二源2D数组2716。解码器电路可将两源2D数组合并指令2702解码为经解码的两源2D数组合并指令2709。处理器的执行电路2710与解码器电路耦合，以接收经解码的两源2D数组合并指令。执行电路可执行经解码的两源2D数组合并指令，以生成结果2D数组2718。在该第三示例实施例中，执行电路可将第一2D数组的仅每个奇数(奇数位置的)列(例如，A0、A2、A4和A6)与第二2D数组的仅每个对应的奇数(奇数位置的)列(例如，B0、B2、B4和B6)交错，以生成结果2D数组。奇数列是相同奇偶性的列的一个全集。结果2D数组的列C0可因此存储列A0，结果2D数组的列C1可存储列B0，以此类推。在一些实施例中，两源2D数组合并指令可不指示多个值来显式地指定要合并的第一2D数组的奇数列和第二2D数组的奇数列。相反，在一些实施例中，这些奇数列以及它们要被合并的方式(例如，使对应的行交错)可对两源2D数组合并指令的操作码是隐式的，或者可对两源2D数组合并指令的操作码和由该两源2D数组合并指令指示的单个值的组合是隐式的。执行单元可将结果2D数组存储在目的地存储位置中。
图28是可操作以执行两源2D数组合并指令的第四示例实施例2802的处理器的第四示例实施例2800的框图。处理器包括解码器电路2808，用于接收两源2D数组合并指令。两源2D数组合并指令可具有操作码，并且可指示第一源2D数组2814和第二源2D数组2816。解码器电路可将两源2D数组合并指令2802解码为经解码的两源2D数组合并指令2809。处理器的执行电路2810与解码器电路耦合，以接收经解码的两源2D数组合并指令。执行电路可执行经解码的两源2D数组合并指令，以生成结果2D数组2818。在该第四示例实施例中，执行电路可将第一2D数组的仅每个偶数(偶数位置的)列(例如，A1、A3、A5和A7)与第二2D数组的仅每个对应的偶数(偶数位置的)列(例如，B1、B3、B5和B7)交错，以生成结果2D数组。偶数列是相同奇偶性的列的一个全集。结果2D数组的列C0可因此存储列A0，结果2D数组的列C1可存储列B1，以此类推。在一些实施例中，两源2D数组合并指令可不指示多个值来显式地指定要合并的第一2D数组的偶数列和第二2D数组的偶数列。相反，在一些实施例中，这些偶数列以及它们要被合并的方式(例如，使对应的行交错)可对两源2D数组合并指令的操作码是隐式的，或者可对两源2D数组合并指令的操作码和由该两源2D数组合并指令指示的单个值的组合是隐式的。执行单元可将结果2D数组存储在目的地存储位置中。
图29是可操作以执行两源2D数组合并指令的第五示例实施例2902的处理器的第五示例实施例2900的框图。处理器包括解码器电路2908，用于接收两源2D数组合并指令。两源2D数组合并指令可具有操作码，并且可指示第一源2D数组2914和第二源2D数组2916。解码器电路可将两源2D数组合并指令2902解码为经解码的两源2D数组合并指令2909。处理器的执行电路2910与解码器电路耦合，以接收经解码的两源2D数组合并指令。执行电路可执行经解码的两源2D数组合并指令，以生成结果2D数组2918。在该第五示例实施例中，执行电路可使来自第一2D数组的每一行的仅每个奇数(奇数位置的)数据元素(例如，来自第一行的A00、A02、A04、A06,来自第二行的A10、A12、A14、A16，以此类推)与来自第二2D数组的每个对应行的仅每个对应的奇数(奇数位置的)数据元素(例如，来自第一行的B00、B02、B04、B06,来自第二行的B10、B12、B14、B16，以此类推)交错，以生成结果2D数组。具体的数据元素以及它们如何被合并可从附图中容易地看出。奇数数据元素是相同奇偶性的数据元素的一个全集。在一些实施例中，两源2D数组合并指令可不指示多个值来显式地指定要合并的第一2D数组的奇数数据元素和第二2D数组的奇数数据元素。相反，在一些实施例中，这些奇数数据元素以及它们要被合并的方式(例如，使来自对应行的对应的数据元素)可对两源2D数组合并指令的操作码是隐式的，或者可对两源2D数组合并指令的操作码和由该两源2D数组合并指令指示的单个值的组合是隐式的。执行单元可将结果2D数组存储在目的地存储位置中。
图30是可操作以执行两源2D数组合并指令的第六示例实施例3002的处理器的第六示例实施例3000的框图。处理器包括解码器电路3008，用于接收两源2D数组合并指令。两源2D数组合并指令可具有操作码，并且可指示第一源2D数组3014和第二源2D数组3016。解码器电路可将两源2D数组合并指令3002解码为经解码的两源2D数组合并指令3009。处理器的执行电路3010与解码器电路耦合，以接收经解码的两源2D数组合并指令。执行电路可执行经解码的两源2D数组合并指令，以生成结果2D数组3018。在该第六示例实施例中，执行电路可使来自第一2D数组的每一行的仅每个偶数(偶数位置的)数据元素(例如，来自第一行的A01、A03、A05、A07,来自第二行的A11、A13、A15、A17，以此类推)与来自第二2D数组的每个对应行的仅每个对应的偶数(偶数位置的)数据元素(例如，来自第一行的B01、B03、B05、B07,来自第二行的B11、B13、B15、B17，以此类推)交错，以生成结果2D数组。具体的数据元素以及它们如何被合并可从附图中容易地看出。偶数数据元素是相同奇偶性的数据元素的一个全集。在一些实施例中，两源2D数组合并指令可不指示多个值来显式地指定要合并的第一2D数组的偶数数据元素和第二2D数组的奇数数据元素。相反，在一些实施例中，这些偶数数据元素以及它们要被合并的方式(例如，使来自对应行的对应的数据元素)可对两源2D数组合并指令的操作码是隐式的，或者可对两源2D数组合并指令的操作码和由该两源2D数组合并指令指示的单个值的组合是隐式的。执行单元可将结果2D数组存储在目的地存储位置中。
图31是可操作以执行两源2D数组合并指令的第七示例实施例3102的处理器的第七示例实施例3100的框图。处理器包括解码器电路3108，用于接收两源2D数组合并指令。两源2D数组合并指令可具有操作码，并且可指示第一源2D数组3114和第二源2D数组3116。解码器电路可将两源2D数组合并指令3102解码为经解码的两源2D数组合并指令3109。处理器的执行电路3110与解码器电路耦合，以接收经解码的两源2D数组合并指令。执行电路可执行经解码的两源2D数组合并指令，以生成结果2D数组3118。在该第七示例实施例中，执行电路可将第一2D数组的行的仅第一最低的一半(例如，A0、A1、A2和A3)与第二2D数组的行的第一最低的一半中的仅每个对应的行(例如，B0、B1、B2和B3)交错，以生成结果2D数组。在一些实施例中，两源2D数组合并指令可不指示多个值来显式地指定要合并的第一2D数组的行的第一半和第二2D数组的行的第一半。相反，在一些实施例中，行的这些第一半以及它们要被合并的方式(例如，使对应的行交错)可对两源2D数组合并指令的操作码是隐式的，或者可对两源2D数组合并指令的操作码和由该两源2D数组合并指令指示的单个值的组合是隐式的。执行单元可将结果2D数组存储在目的地存储位置中。
图32是可操作以执行两源2D数组合并指令的第八示例实施例3202的处理器的第八示例实施例3200的框图。处理器包括解码器电路3208，用于接收两源2D数组合并指令。两源2D数组合并指令可具有操作码，并且可指示第一源2D数组3214和第二源2D数组3216。解码器电路可将两源2D数组合并指令3202解码为经解码的两源2D数组合并指令3209。处理器的执行电路3210与解码器电路耦合，以接收经解码的两源2D数组合并指令。执行电路可执行经解码的两源2D数组合并指令，以生成结果2D数组3218。在该第八示例实施例中，执行电路可将第一2D数组的列的仅第一最低的一半(例如，A0、A1、A2和A3)与第二2D数组的行的第一最低的一半中的仅每个对应的列(例如，B0、B1、B2和B3)交错，以生成结果2D数组。在一些实施例中，两源2D数组合并指令可不指示多个值来显式地指定要合并的第一2D数组的列的第一半和第二2D数组的列元素的第一半。相反，在一些实施例中，列的这些第一半以及它们要被合并的方式(例如，使对应的行交错)可对两源2D数组合并指令的操作码是隐式的，或者可对两源2D数组合并指令的操作码和由该两源2D数组合并指令指示的单个值的组合是隐式的。执行单元可将结果2D数组存储在目的地存储位置中。
在图25-图32中，结果2D数组的部分(例如，行、列或数据元素)的一半从第一源2D数组源送，而这些部分(例如，行、列或数据元素)的另一半从第二源2D数组源送。在大多数情况下，这些部分在源2D数组中具有相同的对应位置(例如，奇数行、偶数行、奇数列、偶数列、奇数元素、偶数元素等)。然而，这些仅是一些示例。还构想了合并两个源2D数组的部分的各种其他方法，诸如，在其中一个源数组的相同的所描述的部分被串接在以一起并被附到另一源数组的相同的所描述的部分，而不是两个源数组的部分如所描述地那样被交错的那些方法。
图33图示出由处理器执行以处理两源2D数组合并指令的方法的实施例。例如，如图21中所示的处理器、下文详述的流水线等执行该方法。
在3336处，取出两源2D数组合并指令。两源2D数组合并指令包括操作码，并且指示第一源二维(2D)数组和第二源2D数组。在一些实施例中，从指令高速缓存取出该指令。指令的操作码指示要执行哪个操作(例如，合并两个源2D数组以生成结果2D数组)。
在3337处，对取出的指令进行解码。例如，由诸如本文中详述的解码电路对取出的两源2D数组合并指令进行解码。
在3338处，检取与经解码的指令的源操作数相关联的数据值。例如，当源操作数中的一个或多个是存储器操作数时，检取来自所指示的存储器位置的数据。
在3339处，由诸如本文中详述的执行电路(硬件)之类的执行电路(硬件)执行经解码的指令。对于两源2D数组合并指令，执行将使执行电路合并第一2D数组的多个部分和第二2D数组的多个部分，以生成结果2D数组。该指令不指示指定第一2D数组的多个部分和第二2D数组的多个部分的多个值。
在一些实施例中，在3340处，提交或引退指令。
图34图示出由处理器使用仿真或二进制转换来执行以处理两源2D数组合并指令的方法的实施例。例如，如图21中所示的处理器、下文详述的流水线等执行该方法。
在3441处，取出两源2D数组合并指令。两源2D数组合并指令包括操作码，并且指示第一源二维(2D)数组和第二源2D数组。在一些实施例中，从指令高速缓存取出该指令。指令的操作码指示要执行哪个操作(例如，合并两个源2D数组以生成结果2D数组)。
在3442处，作为第一指令集中的指令的取出的两源2D数组合并指令被转换为第二指令集中的一条或多条指令。
在3443处，对第二指令集中的这一条或多条经转换的指令进行解码。在一些实施例中，转换和解码可被合并。
在3444处，检取与经解码的指令的源操作数相关联的数据值。例如，当源操作数中的一个或多个是存储器操作数时，检取来自所指示的存储器位置的数据。
在3445处，由诸如本文中详述的执行电路(硬件)之类的执行电路(硬件)执行第二指令集中的(多条)经解码的指令。对于两源2D数组合并指令，执行将使执行电路合并第一2D数组的多个部分和第二2D数组的多个部分，以生成结果2D数组。该指令不指示指定第一2D数组的多个部分和第二2D数组的多个部分的多个值。
在一些实施例中，在3446处，提交或引退指令。
两源2D数组置换指令、处理器和方法
图35是可操作以执行两源2D数组置换指令3501的实施例的处理器3500的实施例的框图。除了与两源2D数组置换指令3501有关的不同的和/或附加的特性之外，替代于(或附加于)图21中的两源2D数组合并指令，处理器3500、其组件及其操作可与已经针对图21的处理器2100描述的内容类似或相同。为了避免使描述模糊，将主要描述处理器3500、其组件及其操作的不同的和/或附加的特性，而不重复可能任选地与已经针对图21的处理器2100描述的那些相同或类似的所有特性。
处理器3500可被耦合以接收两源2D数组置换指令3501。处理器3500可具有先前针对图21的处理器2100描述的特性、替代方案和变体(例如，是CPU、图形处理器等，具有CISC、RISC或VLIWS架构，任选地具有先前描述的其他处理器组件，等等)。
两源2D数组置换指令3501可表示宏指令、机器代码指令或处理器的指令集的其他指令或控制信号。两源2D数组置换指令可具有操作码(例如，操作代码)3503。操作码可规定或指示要执行的操作(例如，根据源置换控制元素置换两个源2D数组以生成结果2D数组的操作)。
两源2D数组置换指令3501可显式地指定(例如，通过一个或多个字段或位的集合)，或以其他方式指示(例如，隐式地指示)：第一源矩阵、片或其他矩阵部分、或其他2D数组3514；以及第二源矩阵、片或其他矩阵部分、或其他2D数组3516。如图所示，在一些实施例中，第一源2D数组和第二源2D数组可被存储在一个或多个类型的2D数组存储3512中。先前提及的2D数组存储的类型(例如，片寄存器、向量寄存器、存储器、以及上述各项的组合)是合适的。如先前所描述，指令可显式地指定和/或隐式地指示用于指示源2D数组的2D数组存储位置。
第一源2D数组3514和第二源2D数组3516可与已针对图21的第一源2D数组2114和第二源2D数组2116描述的内容类似或相同。例如，每一个可包括至少在逻辑上按多个行和多个列布置的数据元素的2D数组。本文中别处提及的各种尺寸是合适的。为了简化说明，第一源2D数组和第二源2D数组仅具有两行和两列，但是将会领会，典型地，每一个可具有更多的行和列(例如，至少四个、八个或更多个行，至少四个、八个或更多个列)。如先前所描述，第一源2D数组和第二源2D数组可具有单个固定尺寸、或多个可能的固定尺寸中的所选择的固定尺寸、或(例如，经由控制和/或配置寄存器)在行数和列数两方面可配置的可配置尺寸。
两源2D数组置换指令3501也可显式地指定(例如，通过一个或多个字段或位的集合)或以其他方式指示(例如，隐式地指示)多个源置换控制元素3548。置换控制元素的示例包括与由向量混洗指令、置换指令等使用的类型类似的索引或其他置换控制元素。每个置换控制值可宽泛地表示多位的值，该多位的值具有足够的位来提供足够的唯一的位值，从而唯一地标识来自第一源2D数组和第二源2D数组的任何数据元素。在一些实施例中，指令可指示第三附加的源矩阵、片或其他矩阵部分、或其他2D数组作为多个置换控制元素的源。第三2D数组也可被存储在一个或多个类型的2D数组存储3512中。在其他实施例中，指令可指示一个或多个紧缩数据、向量、或SIMD数据类型作为多个置换控制元素的源。紧缩数据、向量或SIMD数据类型可被存储在一个或多个紧缩数据、向量或SIMD寄存器(例如，单个向量寄存器或多个相继的向量寄存器)中，或被存储在向量存储器操作数中。作为示例，下文进一步公开的ZMM寄存器是合适的。在其中需要过多的寄存器来针对结果2D数组的每个结果数据元素包括置换控制元素的情况下，2D数组的使用可偏向于一个或多个向量寄存器。作为示例，64字节的置换控制元素适配在512位的向量中，两倍多的数量可适配在1024位的向量中，以此类推。每个8位的控制元素可唯一地指定或选择第一源2D数组或第二源2D数组中的256个不同的数据元素中的任何一个数据元素。在一些实施例中，两源2D数组置换指令可具有下文进一步描述的指令格式中的一种指令格式，但是其他实施例不限于这些特定的指令格式。
再次参考图35，处理器包括解码单元、解码器或解码器电路3508。解码单元或解码器电路可被耦合以(例如，从指令取出单元或取出电路)接收两源2D数组置换指令3501。解码器单元或解码器电路可以可操作以将两源2D数组置换指令解码为经解码的两源2D数组置换指令3501(例如，一个或多个微指令、微操作或其他操作)。除了替代于(或附加于)两源2D数组合并指令2102而对两源2D数组置换指令3501进行解码之外，解码单元或解码器电路3508在其他方面可与图21的解码单元或解码器电路2108相同或类似，并且可具有类似的特性、变体和替代方案。
执行单元或执行电路3511(例如，任选地通过如先前所描述的一个或多个中间组件)与解码单元或解码器电路3508耦合，以接收经解码的两源2D数组置换指令3501(例如，一个或多个操作)。执行单元或执行电路也被耦合以接收第一源2D数组3514和第二源2D数组3516(例如，与一个或多个类型的2D数组存储3512耦合)。执行单元或执行电路也被耦合以接收源置换控制元素3548。执行单元或执行电路可以可操作以执行经解码的两源2D数组置换指令。在一些实施例中，执行单元或执行电路3511可如由操作码所指定地执行经解码的两源2D数组置换指令3501，以执行两源2D数组置换操作，以根据源置换控制元素3548来置换第一源2D数组3513和第二源2D数组3516的数据元素，从而生成结果2D数组。
在一些实施例中，执行单元或执行电路可从第一源2D数组的任何数据元素和第二源2D数组的任何数据元素之中标识或选择多个数据元素，该多个数据元素各自由多个置换控制元素中的不同的对应的一个置换控制元素索引、以其他方式指定、或以其他方式指示。在一些实施例中，源置换控制元素3548中的每一个可在第一源2D数组和第二源2D数组中的数据元素位置中的任何数据元素位置之中索引、指定、或以其他方式指示各个数据元素位置。执行单元或执行电路还可将所选择的多个数据元素存储在结果2D数组3519的、各自都与多个置换控制元素中的不同的一个置换控制元素对应的多个数据元素位置中。在置换控制元素与结果2D数组中的数据元素位置之间可存在隐式的或以其他方式被理解的对应性。例如，此类对应性可由于置换控制元素的顺序的布置和数据元素位置在结果2D数组中的顺序的对应布置，或根据执行单元理解要使用的某个其他达成的约定。置换操作可有效地将第一源2D数组和第二源2D数组的所指示的数据元素置换到置换控制元素的顺序/布置中(例如，寄存器中的线性顺序、2D布置)。
如所图示的简化示例中所示，第一源2D数组3514具有两行和两列的数据元素。数据元素中的每个数据元素可具有对应的数据元素位置。第一源2D数组和第二源2D数组中的数据元素被标记为A00、A01、A33、B00、B10、B23，以此类推。根据该标注，“A”指示数据元素位置在第一源2D数组中，“B”指示数据元素位置在第二源2D数组中，第一数字指示行，并且第二数字指示列。例如，数据元素位置A01指示在第一源2D数组中、在行0中、且在列1中的数据元素位置，数据元素位置B33指示在第二源2D数组中、在行3中、且在列3中的数据元素位置，以此类推。
第一源2D数组的第一行具有两个数据元素位置，即，在该示例中的存储值77的第一数据元素位置A00、以及在该示例中的存储值14的第二数据元素位置A01。第二行具有两个数据元素位置，即，在该示例中的存储值8的第三数据元素位置A10、以及在该示例中的存储值72的第四数据元素位置A11。第二源2D数组3516也具有两行和两列。第一行具有两个数据元素位置，即，在该示例中的存储值23的第一数据元素位置B00、以及在该示例中的存储值54的第二数据元素位置B01。第二行具有两个数据元素位置，即，在该示例中的存储值18的第三数据元素位置B10、以及在该示例中的存储值41的第四数据元素位置B11。
在所图示的示例中，置换控制元素3548包括四个置换控制元素。四个置换控制元素中的每个置换控制元素可与结果2D数组3519中的不同的数据元素位置对应。如图所示，在一些实施例中，这四个置换控制元素可被布置为2D数组，并且每个置换控制元素可与结果2D数组的同一行和同一列中的数据元素位置对应。在其他实施例中，这四个置换控制元素能以具有四个值的一维(1D)数组、列表或向量来布置。在此类实施例中，可将对应的位置对列数求模。例如，列表中的前两个置换控制元素可分别与结果2D数组的第一行的前两列中的数据元素位置对应，并且第二组两个置换控制元素可分别与结果2D数组的第二行的前两列中的数据元素位置对应。也可替代地使用类似的基于列的方式(例如，其中取对行数求模的对应性)。在任何情况下，根据执行电路理解的某个约定，可存在置换控制元素中的每个置换控制元素与结果2D数组中的所有数据元素位置中的不同的一个数据元素位置的一些对应性。
在所图示的示例中，置换控制元素3548具有值A11、B01、B10和A00。这些值仅是示例。第一置换控制元素A11指定或指示存储在数据元素位置A11中的值72要被存储在结果2D数组的、与该第一置换控制元素对应的数据元素位置中。第二置换控制元素B01指定或指示存储在数据元素位置B01中的值54要被存储在结果2D数组的、与该第二置换控制元素对应的数据元素位置中。第三置换控制元素B10指定或指示存储在数据元素位置B10中的值18要被存储在结果2D数组的、与该第三置换控制元素对应的数据元素位置中。第四置换控制元素A00指定或指示存储在数据元素位置A00中的值77要被存储在结果2D数组的、与该第四置换控制元素对应的数据元素位置中。在该示例中，对应的置换控制元素和结果2D数组中的数据元素位置是具有类似的2D布置的那些对象，但是这对于其他实施例不是必需的。如图所示，结果2D数组在这些对应的数据元素位置中具有这四个所指定或指示的值72、54、18、77。在其他情况下，第一源2D数组和第二源2D数组中的任何数据元素位置中的任何数据元素可被存储在结果2D数组的0个、1个、多于1个、或甚至全部结果数据元素中。
结果2D数组3519可被存储在目的地存储位置中。如在所图示的示例中所示，结果存储位置可任选地是第三附加的2D数组存储位置，并且两源2D数组置换指令可指定或以其他方式指示第三附加的2D数组存储位置。替代地，用于第一源2D数组或第二源2D数组中的一者的2D数组存储位置可任选地被重用为目的地存储位置(例如，源/目的地存储位置可被重用)。后一方式可提供较短的指令编码的潜在优势。
有利地，两源2D数组置换令可允许在单条两源2D数组置换指令的执行的范围内置换第一源2D数组和第二源2D数组，而无需执行从两条到多得多的指令的任何数量的指令来实现此类置换。这进而可帮助改善处理器和/或具有处理器的计算机自身的运行和功能，诸如例如，提供通过单条指令的执行而可用的新功能，减少用于置换第一源2D数组和第二源2D数组的指令数量、处理时间和功率。执行单元或执行电路和/或处理器可包括可操作以执行经解码的两源2D数组置换指令的具体的或特定的逻辑(例如，晶体管、集成电路或潜在地与固件(例如，存储在非易失性存储器中的指令)和/或软件组合的其他硬件)。如图所示，在一些实施例中，执行单元或执行电路可包括2D数组置换执行电路3513。作为一个示例，电路3513可包括多路复用器或其他数据元素选择电路、硬连线的线、互连、全连接的网格、或其他数据元素路由电路，等等。
如上文所提及，结合两源2D数组合并指令，它可采用附加的指令或其他开销来生成置换控制元素3548。如果它们一起被实现(这并不是必需的)，并且如果两源2D数组合并指令能够执行期望的置换(例如，两源2D数组合并能够以所需的方式合并数据)，则使用两源2D数组合并指令相比两源2D数组置换指令可能存在优势。然而，可存在许多可能的方法来置换两源2D数组的数据元素，包括可能在一些实例中有用但将不常被使用的非常不规则的或甚至随机的方法。此外，指令集能够具有的且处理器能够支持的指令(例如，操作码)的数量一般是有限的。由于此类限制，此类两源2D数组合并指令经常可被包括以支持合并2D数组的最普遍或最广泛使用的方法或模式。经常性地，它们将不被包括以支持合并2D数组的其他方法或模式，尤其是对于置换两个源2D数组的非常不规则或不经常被使用的模式或方法，对于其可存在许多。置换两个源2D数组的此类方法倾向于由更灵活的两源2D数组置换指令更好地解决，两源2D数组置换指令具有显式的置换控制元素来灵活地指定置换两个源2D数组的几乎任何可想到的方法，包括不规则的模式、不常使用的模式、以及甚至随机的模式。两源2D数组置换指令因此是有用的，并提供优势，无论它们是否任选地与本文中别处公开的两源2D数组合并指令一起采用。
图36是两源2D数组置换指令的第一示例实施3601例的框图。两源2D数组置换指令具有操作码3603。操作码可包括一个或多个字段或位的集合，并且可指示要执行的操作(例如，根据源置换控制元素置换两个源2D数组以生成结果2D数组)。两源2D数组置换指令还具有第一源2D数组和目的地存储位置指示符3626，用于指定或以其他方式指示初始存储第一源2D数组且后续用于充当结果2D数组要被存储在的目的地存储位置的第一存储位置。两源2D数组置换指令还具有第二源2D数组存储位置指示符3628，用于指定或以其他方式指示存储第二源2D数组的第二源2D数组存储位置。在该实施例中，两源2D数组置换指令还具有任选的第三源2D数组存储位置指示符3634，用于指定或以其他方式指示存储第三源2D数组的第三源2D数组存储位置。第三源2D数组可包括置换控制元素的2D数组。指示符3626、3628、3634各自可表示用于根据本领域中已知的各种方式来指示存储位置的一个或多个字段或位的集合。本文中别处提及的各种类型的2D数组存储位置是合适的。
图37是两源2D数组置换指令的第二示例实施例3701的框图。两源2D数组置换指令具有操作码3703、第一源2D数组和目的地存储位置指示符3726、以及第二源2D数组存储位置指示符3728。这些中的每一个可与上文针对图37提及的那些类似或相同，并且可具有类似的特性、变体和替代方案。与具有第三源2D数组位置指示符3634不同，在该实施例中，指令3701具有源向量位置指示符3734，用于指定或以其他方式指示源置换控制元素要被存储在的向量寄存器或其他向量存储位置(例如，向量存储器操作数)。在实施例中，单个向量寄存器可存储具有所有置换控制元素的单个向量。在其他实施例中，使用(例如，相继跟随所指示的向量寄存器的)两个、三个或更多个相继的寄存器可以是隐式的，并且两个、三个或更多个向量可包括所有置换控制元素。
关于图36-图37，替代实施例可包括所图示字段的子集，和/或可添加附加字段，和/或能以各种方式重新布置字段。例如，利用用于存储第一源2D数组的存储位置的一个指示符以及用于充当目的地存储位置的存储位置的附加的单独指示符来替代指示符3626和/或指示符3726中的每一个也是可能的。然而，使用指示符3626和/或指示符3726可帮助避免附加的一个或多个字段或位的集合，这可帮助实现更短的指令编码。在一些实施例中，指令3601、3701可任选地具有如下文进一步描述的VEX或EVEX编码或格式，但这不是必需的。如本文中所使用，字段或位的集合可以指连续的位的集合、或者在逻辑上表示指示符、字段或位的集合的非连续的或分开的位。
图38-图39是可操作以执行两源2D数组置换指令的若干说明性示例实施例的处理器的若干说明性示例实施例的框图。处理器中的每个处理器具有解码单元或解码器电路以及执行单元或执行电路。处理器、解码器单元或解码器电路、以及执行单元或执行电路可与处理器3500、解码单元或解码器电路3508、以及执行单元或执行电路3511类似或相同，并且可具有类似或相同的特性、变体和替代方案。两源2D数组置换指令可指定(例如，显式地指定)或以其他方式指示(例如，隐式地指示)具有第一源2D数组和第二源2D数组的存储位置。存储位置可与本文中描述的用于2D数组的其他存储位置(诸如例如，向量寄存器、2D寄存器(例如，包括物理寄存器上方的上覆物)、2D片存储、存储器位置、以及上述各项的组合)类似或相同。处理器对源2D数组进行操作以生成结果2D数组。结果2D数组可被存储在目的地存储位置中。目的地存储位置可以是用于源2D数组中的一个的存储位置、或由指令指示的不同的存储位置。源2D数组和结果2D数组的尺寸可与本文中描述的用于2D数组的其他尺寸(诸如例如，单个固定尺寸、可被选择的固定尺寸的集合或组、灵活的或可配置的尺寸(例如，根据配置数据、调色板、存储在控制和/或配置寄存器中的数据、由指令集中的片配置指令存储的配置))类似或相同。
图38是可操作以执行两源2D数组置换指令的第一示例实施例3801的处理器的第一示例实施例3800的框图。处理器包括解码器电路3808，用于接收两源2D数组置换指令。两源2D数组置换指令可具有操作码，并且可指示第一源2D数组3814、第二源2D数组3816、以及置换控制值的第三源2D数组3848。解码器电路可将两源2D数组置换指令3801解码为经解码的两源2D数组置换指令3807(例如，一个或多个操作)。处理器的执行电路3811与解码器电路耦合，以接收经解码的两源2D数组置换指令。执行电路可执行经解码的两源2D数组置换指令，以生成结果2D数组3819。执行电路可将结果2D数组存储在目的地存储位置中。
在该第一示例实施例中，第一源2D数组3814具有四行和四列的数据元素。第二源2D数组3816也具有四行和四列的数据元素。可替代地使用本文中提及的其他尺寸。数据元素中的每个数据元素的值被包括在括号中(例如，(77)、(14)、(2)，以此类推)。第一源2D数组和第二源2D数组中的每一个中的数据元素中的每个数据元素具有对应的数据元素位置(例如，A00、A01、A02、A33、B00、B01、B21，以此类推)。与前文类似，“A”指示第一源2D数组，“B”指示第二源2D数组，第一数字指示行，并且第二数字指示列。因此，数据元素位置B21处的数据元素的值为5，A23处为69，以此类推。
在该实施例中，置换控制元素被布置为具有四行和四列的置换控制元素的第三源2D数组3848。第二源2D数组3816也具有四行和四列的数据元素。可替代地使用本文中提及的其他尺寸。在一些实施例中，置换控制元素中的每个置换控制元素与结果2D数组的同一行中以及同一列中的数据元素位置对应。如果需要，则还可将其他约定用于对应性。示出用于置换控制元素的示例值。用于置换控制元素的值中的每个值从第一源2D数组和第二源2D数组两者中的数据元素位置中的任何数据元素位置之中指定或指示单个数据元素位置。
执行电路3811可执行经解码的两源2D数组置换指令3801，以从第一源2D数组3814的任何数据元素以及第一源2D数组3816的任何数据元素之中选择数据元素，这些数据元素各自由第三源2D数组的多个置换控制元素中的不同的对应的一个置换控制元素指示。例如，执行电路可使用第三源2D数组3848的第一行和第一列中的左上角的置换控制元素来选择第一数据元素。具体地，第三源2D数组3848的第一行和第一列中的左上角的置换控制元素指示数据元素位置A11。执行电路可因此选择所指示的数据元素位置A11处的、具有值72的数据元素类似地，执行电路可利用第一行和第二列中的、指示存储具有值37的数据元素的数据元素位置B30的顶部相邻的置换控制元素来选择具有值37的数据元素，并且对于所有其他置换控制元素以此类推。
执行电路3811随后可将所选择的多个数据元素存储在结果2D数组3819的、各自都与第三源2D数组的多个置换控制元素中的不同的一个置换控制元素对应的多个数据元素位置中。例如，执行电路可将具有值72的数据元素存储在结果2D数组3819的第一行和第一列中的左上角数据元素位置中。这是因为结果2D数组的第一行和第一列中的左上角数据元素位置与第三源2D数组的第一行和第一列中的左上角置换控制值对应(例如，在位置上，处于同一行以及同一列，等等)。类似地，执行电路可将具有值37的数据元素存储在结果2D数组3819的、与第三源2D数组的顶部行和第二列中的顶部相邻的置换控制元素对应的第一行和第二列中的顶部相邻的数据元素位置中，并且对于结果2D数组3819中的所有其他数据元素位置以此类推。
图39是可操作以执行两源2D数组置换指令的第二示例实施例3901的处理器的第二示例实施例3900的框图。处理器包括解码器电路3908，用于接收两源2D数组置换指令。两源2D数组置换指令可具有操作码，并且可指示第一源2D数组3914、第二源2D数组3916、以及置换控制值的源向量3948。解码器电路可将两源2D数组置换指令3901解码为经解码的两源2D数组置换指令3907(例如，一个或多个操作)。处理器的执行电路3911与解码器电路耦合，以接收经解码的两源2D数组置换指令。执行电路可执行经解码的两源2D数组置换指令，以生成结果2D数组3919。执行电路可将结果2D数组存储在目的地存储位置中。
该第二示例实施例与图38的第一示例实施例类似，并且可具有类似的特性、变体和替代方案。例如，第一源2D数组3914、第二源2D数组3916和结果2D数组3919可具有与已经针对图38描述的那些类似的特性、变体和替代方案。为了避免使描述模糊，将主要描述不同和/或附加的特性，而不重复共同特性。
一个区别在于在源向量3948中而不是在第三源2D数组3848中提供置换控制元素。与在四行和四列中布置16个置换控制元素不同，以1D数组、列表或向量布置16个置换控制元素。置换控制元素中的每个置换控制元素与结果2D数组中的不同的数据元素位置对应。例如，对应的位置可对结果2D数组的列数求模映射。例如，前(最左边的)四个置换控制元素可分别与结果2D数组的第一行中的四个数据元素位置对应，接下来相邻的一组四个置换控制元素可分别与结果2D数组的第二行中的四个数据元素位置对应，接下来相邻的一组四个置换控制元素可分别与结果2D数组的第三行中的四个数据元素位置对应，并且第四(最右边的)组四个置换控制元素可分别与结果2D数组的第四行中的四个数据元素位置对应替代地，类似的基于列的对应性或按某个其他方法的对应性在执行电路理解该对应性的情况下可任选地被使用。
在其中源向量能够为结果2D数组中的每个数据元素位置提供置换控制元素的情形下，使用置换控制元素的此类源向量3948可能是更适当的。一般而言，这倾向于限于相对小的结果2D数组。例如，如果使用8位或字节尺寸的置换控制元素，则256位的寄存器可保存32个此类置换控制元素，512位的寄存器可保存64个此类置换控制元素，1024位的寄存器可保存128个此类置换控制元素，以此类推。另一可能的方式将是使用多个源向量，诸如，两个、三个、四个或更多个向量(例如，在两个、三个、四个或更多个相继的向量寄存器中)。
如先前所描述，执行电路3911可执行经解码的两源2D数组置换指令3901，以从第一源2D数组3914的任何数据元素以及第一源2D数组3916的任何数据元素之中选择数据元素，这些数据元素各自由源向量的多个置换控制元素中的不同的对应的一个置换控制元素指示。如先前所描述，执行电路3911随后可将所选择的多个数据元素存储在结果2D数组3919的、各自都与源向量3948的多个置换控制元素中的不同的一个置换控制元素对应的多个数据元素位置中。
三源2D数组跨步式提取指令、处理器和方法
图40是可操作以执行三源2D数组跨步式提取指令4056的实施例的处理器4000的实施例的框图。除了与三源2D跨步式提取指令4056有关的不同的和/或附加的特性之外，替代于(或附加于)图21中的两源2D数组合并指令，处理器4000、其组件及其操作可与已经针对图21的处理器2100描述的内容类似或相同。为了避免使描述模糊，将主要描述处理器4000、其组件及其操作的不同的和/或附加的特性，而不重复可能任选地与已经针对图21的处理器2100描述的那些相同或类似的所有特性。
处理器4000可被耦合以接收三源2D数组跨步式提取指令4056。处理器4000可具有先前针对图21的处理器2100描述的特性、替代方案和变体(例如，是CPU、图形处理器等，具有CISC、RISC或VLIWS架构，任选地具有先前描述的其他处理器组件，等等)。
三源2D数组跨步式提取指令4056可表示宏指令、机器代码指令或处理器的指令集的其他指令或控制信号。该指令可具有操作码(例如，操作代码)4053。操作码可规定或指示要执行的操作(例如，选择三源2D数组的行中或列中的、通过跨步三分开的数据元素的集合，用于存储到结果2D数组)。三源2D数组跨步式提取指令可显式地指定(例如，通过一个或多个字段或位的集合)，或以其他方式指示(例如，隐式地指示)：第一源矩阵、片或其他矩阵部分、或其他2D数组4014；以及第二源矩阵、片或其他矩阵部分、或其他2D数组4015；以及第三源矩阵、片或其他矩阵部分、或其他2D数组4016。如图所示，在一些实施例中，第一源2D数组、第二源2D数组和第三源2D数组可被存储在一个或多个类型的2D数组存储4012中。先前提及的2D数组存储的类型(及其组合)是合适的。如先前所描述，指令可显式地指定和/或隐式地指示用于指示源2D数组的2D数组存储位置。在一些实施例中，该指令可任选地指示单个附加值4055(例如，具有用于提供该单个附加值的立即数，或指示用于存储该单个附加值的寄存器)。在一些实施例中，该指令可具有下文进一步描述的指令格式中的一种指令格式，但是其他实施例不限于这些特定的指令格式。
第一源2D数组4014、第二源2D数组4015和第三源2D数组4016可与已针对图21的第一源2D数组2114和第二源2D数组2116描述的内容类似或相同。例如，每一个可包括至少在逻辑上按多个行和多个列布置的数据元素的2D数组。本文中别处提及的各种尺寸是合适的。为了简化说明，第一源2D数组和第二源2D数组仅具有两行和两列，但是将会领会，典型地行和列中的每一者可以有更多个。如先前所描述，第一源2D数组和第二源2D数组可具有单个固定尺寸、或多个可能的固定尺寸中的可选择的固定尺寸、或(例如，经由控制和/或配置寄存器)在行数和列数两方面可配置的可配置尺寸。
再次参考图40，处理器包括解码单元、解码器或解码器电路4008。解码单元或解码器电路可被耦合以(例如，从指令取出单元或取出电路)接收三源2D数组跨步式提取指令4056。解码器单元或解码器电路可以可操作以将该指令解码为经解码的三源2D数组跨步式提取指令4057(例如，一个或多个微指令、微操作或其他操作)。除了替代于(或附加于)两源2D数组合并指令2102而对三源2D数组跨步式提取指令4056进行解码之外，解码单元或解码器电路4008在其他方面可与图21的解码单元或解码器电路2108相同或类似，并且可具有类似的特性、变体和替代方案。
执行单元或执行电路4058(例如，任选地通过如先前所描述的一个或多个中间组件)与解码单元或解码器电路4008耦合，以接收经解码的三源2D数组跨步式提取指令4057(例如，一个或多个操作)。执行单元或执行电路也被耦合以接收第一源2D数组、第二源2D数组和第三源2D数组(例如，与一个或多个类型的2D数组存储4012耦合)。执行单元或执行电路可以可操作以执行经解码的三源2D数组跨步式提取指令4057。
在一些实施例中，第一源2D数组4014可具有第一维度中的数据元素的多个一维(1D)数组，其中每个1D数组具有在彼此分开(例如，以数据元素位置衡量的)恒定的跨步三的数据元素位置处的多个数据元素4062。第二源2D数组4015也可具有第一维度中的数据元素的多个1D数组，其中每个1D数组具有在彼此分开恒定的跨步三的数据元素位置处的多个数据元素4064。类似地，第三源2D数组4016可具有第一维度中的数据元素的多个1D数组，其中每个1D数组具有在彼此分开恒定的跨步三的数据元素位置处的多个数据元素4066。
在各实施例中，第一维度中的数据元素的1D数组可以是行维度中的数据元素的行、或列维度中的数据元素的列、或第一维度中的数据元素的其他集合或分区。数据元素中的、彼此分开跨步三的相邻数据元素可彼此分开两个介于中间的数据元素位置。例如，当1D数组是数据元素的行时，来自列0、3、6、9、12、15等直到该行的结尾的数据元素彼此分开跨步三，来自列1、4、7、10、13、16等的数据元素彼此分开跨步三，并且来自列2、5、8、11、14、17等的数据元素彼此分开跨步三类似地，当1D数组是数据元素的列时，来自行0、3、6、9、12、15等直到该列的结尾的数据元素彼此分开跨步三，来自行1、4、7、10、13、16等的数据元素彼此分开跨步三，并且来自行2、5、8、11、14、17等的数据元素彼此分开跨步三
具有代表性地，跨步三可出现在重复布置的三元组或三重数据中。此类三元组数据的一个示例是红、绿、蓝(RGB)颜色分量数据。此类三元组数据的另一示例是X、Y、Z三维空间坐标数据。三元组数据的许多其他示例也是已知的。矩阵或其他2D数组具有此类数据的行或列是常见的。例如，行或列可具有以下数据元素序列：X0 Y0 Z0 X1 Y1 Z1 X2 Y2 Z2。在此类布置中，同一类型的相邻分量(例如，相邻的X分量)被不同类型的两个介于中间的分量(例如，介于中间的Y分量和Z分量)彼此分开。例如，X1通过介于中间的Y0和Z0与X0分开，并且X1通过介于中间的Y1和Z1与X2分开。X分量彼此分开跨步三数据元素位置，Y分量彼此分开跨步三数据预验收位置，并且Z分量彼此分开跨步三数据元素位置。
再次参考图40，在一些实施例中，执行单元或执行电路4058可执行经解码的三源2D数组跨步式提取指令4057，以对于第一源2D数组4014、第二源2D数组4015和第三源2D数组4016中的每一个的第一维度中的数据元素的每个1D数组仅选择在分开跨步三的多个数据元素位置(例如，所有数据元素位置)处的多个数据元素(例如，所有数据元素)。执行单元或执行电路4058可将结果2D数组4060存储在目的地存储位置中。在一些实施例中，结果2D数组可对于第一源2D数组4014、第二源2D数组4015和第三源2D数组4016中的每一个的第一维度中的数据元素的每个1D数组仅包括在分开跨步三的数据元素位置处的所选择的多个数据元素(例如，所有数据元素)4060。如本文中别处所描述，目的地存储位置可以是用于源2D数组中的一个的存储位置、或分开的存储位置。
在各实施例中，这可包括：对于第一源2D数组、第二源2D数组和第三源2D数组中的每一个的第一维度中的数据元素的每个1D数组，仅从前三个数据元素位置选择一个数据元素并将其存储在结果2D数组中，并且此后仅从彼此分开跨步三的数据元素位置选择数据元素(例如，所有数据元素)并将其存储在结果2D数组中。作为一个示例，这可包括：对于第一源2D数组、第二源2D数组和第三源2D数组中的每一个的行维度中的数据元素的每个数据行，仅从前三列选择一个数据元素，并且此后仅从彼此分开跨步三的列选择数据元素(例如，所有数据元素)(例如，仅从列0、3、6、9、12、15等选择；或替代地，仅从列1、4、7、10、13、16等选择；或替代地，仅从列2、5、8、11、14、17选择)。作为另一示例，这可包括：对于第一源2D数组、第二源2D数组和第三源2D数组中的每一个的列维度中的数据元素的每个数据元素列，仅从前三行选择一个数据元素，并且此后仅从彼此分开跨步三的行选择数据元素(例如，所有数据元素)(例如，仅从行0、3、6、9、12、15等选择；或替代地，仅从行1、4、7、10、13、16等选择；或替代地，仅从行2、5、8、11、14、17选择)。在一些实施例中，结果可仅包括三元组数据的三种类型的分量中的仅一种类型，而不包括其他两种类型(例如，X、Y、Z三元组数据的仅X分量、或仅Y分量、或仅Z分量)。
所选择的数据元素可按不同的顺序或布置被存储在结果2D数组4060中。在一些实施例中，从同一源2D数组源送的数据元素可被串接。例如，针对第一源2D数组的数据元素的给定的1D数组而选择的所有数据元素可按它们出现在该给定1D数组中的相同顺序被一起串接在对应的数据元素的结果1D数组中，针对第二源2D数组的数据元素的对应的(例如，相同位置的)1D数组而选择的所有数据元素可按它们出现在第二源2D数组的数据元素的给定的1D数组中的相同顺序被一起串接在同一对应的数据元素的结果1D数组中，并且针对第三源2D数组的数据元素的对应的(例如，相同位置的)1D数组而选择的所有数据元素可按它们出现在第三源2D数组的数据元素的给定的1D数组中的相同顺序被一起串接在同一对应的数据元素的结果1D数组中。
在其他实施例中，从不同的源2D数组源送的数据元素可彼此交叉或以其他方式彼此混合。例如，执行单元可按三路将针对第一源2D数组的数据元素的给定的1D数组而选择的所有数据元素与针对第二源2D数组的数据元素的对应的(例如，相同位置的)1D数组而选择的所有对应数据元素以及与针对第三源2D数组的对应的(例如，相同位置的)1D数组而选择的所有对应的数据元素交错在数据元素的结果1D数组中。在一些实施例中，执行电路4058和/或处理器4000可以可操作以生成并存储针对图43-图54中的任一图示出和描述的结果2D数组中的任一个。
在一些实施例中，对于三源2D数组跨步式提取指令4056(例如，指令的类型，并非仅是指令的特定实例)和/或操作码4053可以至少主要地或完全地隐式的是：用于执行经解码的指令的执行电路4058用于对于第一源2D数组、第二源2D数组和第三源2D数组中的每一个的第一维度中的数据元素的每个1D数组(或在一些实施例中，对于每一行)，仅选择在分开跨步三的数据元素位置(在一些示例实施例中，包括至少来自列0和列3)处的多个数据元素。指令的类型和/或其操作码可规定、固定、确定或指示第一源2D数组、第二源2D数组和第三源2D数组的这些部分以及它们将如何出现在结果2D数组中。在一些实施例中，针对图43-图54中的任一图示出和描述的跨步式数据元素位置的特定的1D数组或集合中的任一者对于指令和/或其操作码可以是隐式的。
作为变体，在其他实施例中，对于指令4056(例如，指令的类型)和/或其操作码4053加由该指令4046指示的单个附加值4055两者的组合可以至少主要地或完全地隐式的是：用于执行经解码的指令的执行电路4058用于对于第一源2D数组、第二源2D数组和第三源2D数组中的每一个的第一维度中的数据元素的每个1D数组(或在一些实施例中，对于每一行)，仅选择在分开跨步三的数据元素位置(在一些示例实施例中，包括至少来自列0和列3)处的多个数据元素。指令4056和/或其操作码4056加单个附加值4055两者的组合可规定、固定、确定或指示第一源2D数组、第二源2D数组和第三源2D数组的这些部分以及它们将如何出现在结果2D数组中。在一些实施例中，针对图43-图54中的任一图示出和描述的跨步式数据元素位置的特定的1D数组或集合中的任一者对于指令4056和/或其操作码4053加单个附加值4055两者的组合可以是隐式的。
在一些此类实施例中，指令4056和/或其操作码可允许至少两种不同的模式、方法或其他替代方案，并且单个附加值4055可指定、选择或以其他方式指示要用于生成并存储结果2D数组4060的替代方案中的一种。在一些情况下，可存在三种、四种、五种、六种、七种、八种、九种、十种或任选地多于十种不同的替代方案。这些替代方案中的每种替代方案可表示用于针对第一源2D数组、第二源2D数组和第三源2D数组中的每一个的数据元素的每个1D数组仅选择分开跨步三的数据元素位置处的多个数据元素的预定模式、方法、选项或可能性。单个附加值因此可指示针对第一源2D数组、第二源2D数组和第三源2D数组中的每一个的数据元素的每个1D数组仅选择由指令4056或操作码4053支持的、分开跨步三的数据元素位置处的多个数据元素的多种不同的方法中的一种方法。在一些此类实施例中，单个附加值4055可作为指令的立即数或其他字段中的单个值来提供。在其他此类实施例中，单个附加值4055可作为由指令指示的寄存器(例如，通用寄存器、标量寄存器、或任选地紧缩或向量寄存器)中的单个值来提供。
有利地，指令4056可允许在单条指令的执行的范围内生成结果2D数组4060，而无需执行从两条到多得多的指令的任何数量的指令来生成它。这进而可帮助改善处理器或计算机自身的运行和功能，诸如例如，通过单条指令的执行允许新功能变得可用，减少用于生成2D数组的指令数量并因此减少处理时间和功率，等等。执行单元或执行电路和/或处理器可包括可操作以执行经解码的指令4057的具体的或特定的逻辑(例如，晶体管、集成电路或潜在地与固件(例如，存储在非易失性存储器中的指令)和/或软件组合的其他硬件)。如图所示，在一些实施例中，执行单元或执行电路2110可包括数据元素选择和路由电路4059。此类电路可包括用于选择数据元素的多路复用器、用于路由数据元素的硬连线的线、全连接网格，等等。
图41是三源2D数组跨步式提取指令的第一示例实施例4156的框图。该指令具有操作码4153。操作码可包括一个或多个字段或位的集合，并且可指示要执行的操作。该指令还具有第一源2D数组和目的地存储位置指示符4126，用于指定或以其他方式指示初始存储第一源2D数组且后续用于充当结果2D数组要被存储在的目的地存储位置的第一存储位置。三源2D数组跨步式提取指令还具有：第二源2D数组存储位置指示符4128，用于指定或以其他方式指示存储第二源2D数组的第二源2D数组存储位置；以及第三源2D数组存储位置指示符4134，用于指定或以其他方式指示存储第三源2D数组的第三源2D数组存储位置指示符4126、4128、4134各自可表示以一个或多个字段或位的集合以根据各种不同的方式(例如，在x86处理器中，ModRM型寻址、VEX.vvvv字段，等等)指示存储位置。本文中别处提及的各种不同类型的存储位置是合适的。
在该实施例中，三源2D数组跨步式提取指令4156仅具有指示符4153、4128、4134。该指令不具有立即数。此外，除了用于指示第一源存储位置、第二源存储位置和第三存储位置的操作数(当位置中的一个位置在存储器中时，潜在地包括隐式的存储器寻址寄存器，诸如，段寄存器等)之外，该指令并不以其他方式在任何其他寄存器、存储器或其他架构可见的存储位置中指示任何其他操作数或任何其他值。具体而言，指令不指示具有用于指定要被选择的数据元素的逐部分控制值的附加的源操作数或源存储位置，因为此类对象不被指令使用。相反，如先前所描述，对于指令的该实施例，要被选择的数据元素以及它们要被存储在结果2D数组中何处对于该指令和/或操作码是隐式的。
表3列举了三源2D数组跨步式提取指令的一些具体的示例实施例，其中，指令的操作(例如，哪些数据元素被选择以及它们被存储在结果中何处)由指令自身和/或其操作码指示，并且对指令自身和/或其操作码是隐式的。每一行表示不同的三源2D数组跨步式提取指令(例如，不同类型的指令，而非仅是相同指令的不同实例)。一列列举指令操作码。操作码宽泛地表示用于唯一地向处理器标识不同指令及其操作的不同的或唯一的二进制值。所列举的操作码仅是示例，并且具有不同值和位数的其他操作码可替代地被使用。还一起示出的是助记符(文本)，其是用于向人类读者唯一地标识不同指令及其操作的类似的不同的或唯一的文本值。注意，操作码和助记符中的每一个都是不同的。还存在用于源和目的地存储位置的列。如本文中别处所描述，A1、A2和A3可表示不同的2D数组存储位置。还具有用于操作码指示处理器要执行的以及执行单元或执行电路要执行的操作的列。特定的操作可从表读取。如先前所描述，在一些实施例中，这些操作中的每个操作可至少主要地或完全地对于那行的相应指令和/或那行的相应操作码是隐式的。指令自身的类型和/或其操作码可规定、固定、确定或指示该操作。在一些实施例中，给定行的指令和/或其在那行中的操作码可能仅能够执行那行的相应操作，并且仅能够对针对那个操作提及的源2D数组的部分执行。
表3：
图42A是三源2D数组跨步式提取指令的第二示例实施例4256的框图。该指令具有操作码4253。该指令还具有第一源2D数组和目的地存储位置指示符4226、第二源2D数组存储位置指示符4228以及第三源2D数组存储位置指示符4234，它们可与图41中的那些类似或相同。该指令还具有立即数4232，用于提供或以其他方式指示单个附加值4255。该立即数可与先前描述的那些立即数类型，并且可具有相同的变体和替代方案。
图42B是三源2D数组跨步式提取指令的第三示例实施例4256的框图。该指令具有操作码4253、第一源2D数组和目的地存储位置指示符4226、第二源2D数组存储位置指示符4228以及第三源2D数组存储位置指示符4234，它们可与图41中的那些类似或相同。该指令还具有任选的第三源位置指示符4230(例如，寄存器指定符、用于指定寄存器的字段等)，用于指示存储或具有单个附加值4255的寄存器4236。作为示例，寄存器可以是存储该值的标量寄存器、通用寄存器或向量寄存器。该单个附加值可在运行时被存储或供应在寄存器中，而不是需要像立即数那样由编译器或在编译时完成。
图42A-图42B仅是可被包括在三源2D数组跨步式提取指令的实施例中的字段集合的示例。替代实施例可包括所图示字段的子集，和/或可添加附加字段，和/或能以各种方式重新布置字段。例如，指令还可任选地包括一个或多个字段或位的集合以指定源2D数组的尺寸(例如，用于指示行数的任选的第一字段或位的集合、以及用于指示列数的任选的第二字段或位的集合)。作为另一示例，指令还可任选地包括一个或多个字段或位的集合以指示数据元素的类型(例如，用于指示数据元素尺寸的任选的第一字段或位的集合、以及用于指示诸如整数、定点等的数据类型格式的任选的第二字段或位的集合)。这些字段中的每个字段可由连续的位的集合组成，或者可包括逻辑上表示字段的非连续的或分开的位。在一些实施例中，指令可具有如下文进一步描述的VEX或EVEX编码或格式，但这不是必需的。
在图42A-图42B的实施例中，操作码4253不主要地将要执行的操作指示为用于选择数据元素并生成结果2D数组的单个/特定的操作。相反，操作码4253可将宽泛的操作或操作的类别指示为选择数据元素并生成结果2D数组，并且该宽泛操作可涵盖选择数据元素并生成结果2D数组的两个或更多个(或任选地，三个、四个、五个、六个、七个、八个、九个、十个，或任选地，多于十个)替代方法。替代方案中的每一个能以某种方式与其他替代方案不同(例如，所选择的至少一些不同的数据元素、和/在如何将所选择的数据元素布置在结果2D数组中方面的一些不同)。
在此类实施例中，单个附加值4255可指定、选择或以其他方式指示由三源2D数组跨步式提取指令4256和/或其操作码4253支持的替代方案中的一种。在此类实施例中，如先前所描述，要选择的数据元素以及所选择的数据元素被存储到结果2D数组中的方式可至少主要地或完全地对指令和/或其操作码加单个附加值两者的组合是隐式的。
表4列举了三源2D数组跨步式提取指令的一些具体的示例实施例，其中，指令的操作(例如，所选择的数据元素以及所选择的数据元素如何被存储在结果中)由指令和/或其操作码加由这些指令指示的单个附加值的组合指示，并且对令和/或其操作码加由这些指令指示的单个附加值的组合是隐式的。该指令可具有像针对图42A-图42B中的任一附图描述的那些指令格式的指令格式。如前文那样，具有用于操作码(助记符)、源和目的地、以及操作的列。此外，存在列举用于单个值的不同值的列。在该实施例中，所有行具有相同的操作码(助记符)以指示该相同的操作码(助记符)支持操作列中列举的所有操作。在其他实施例中，这些操作可被分摊到若干不同的操作码而不是仅一个操作码，但是所列举的操作中的至少两个操作可被分摊到同一操作码。特定的所列举的操作码和助记符仅是示例，并且可替代地使用其他操作码和助记符。
每一行表示操作码(助记符)和单个值列中的不同值的不同组合。这仅是将单个值的值分配给操作的一种方法，并且可替代地使用各种其他方法。另外，可存在更多或更少的不同操作以及对应的单个值(例如，少至2个，或任选地，比所示的数量多得多的数量)。对于针对那行的操作码(助记符)加单个值的组合，操作列列举处理器要执行的以及执行单元或执行电路要执行的操作。如先前所描述，在一些实施例中，这些操作中的每个操作可至少主要地或完全地对指令和/或操作码加单个值的组合是隐式的。
表4：
图43-图54是可操作以执行三源2D数组跨步式提取指令的若干说明性示例实施例的处理器的若干说明性示例实施例的框图。这些处理器中的每个处理器具有用于对指令解码的解码器电路。这些执行各自具有操作码，并显式地指定或以其他方式指示存储位置，这些存储位置具有第一源2D数组、第二源2D数组和第三源2D数组。存储位置可与本文中描述的用于2D数组的其他存储位置(诸如例如，向量寄存器、2D寄存器(例如，包括物理寄存器上方的上覆物)、2D片存储、存储器位置、以及上述各项的组合)类似或相同。指令被解码为相应的经解码的指令(例如，一个或多个操作)。处理器还具有执行电路，该执行电路与解码器电路耦合以接收并执行经解码的指令。在一些实施例中，执行电路可针对第一源2D数组、第二源2D数组和第三源2D数组中的每一个的第一维度中的数据元素的每个1D数组仅选择分开跨步三的数据元素位置处的多个数据元素，并将所选择的多个数据元素存储在目的地存储位置中的结果2D数组中。处理器、解码器单元或解码器电路、以及执行单元或执行电路可与本文中描述的其他各者(例如，处理器2100和/或4000、解码单元或解码器电路2108和/或4008、以及执行单元或执行电路2110和/或4058)类似或相同，并且可具有类似或相同的特性、变体和替代方案。源2D数组和结果2D数组的尺寸可与本文中描述的用于2D数组的其他尺寸(诸如例如，单个固定尺寸、可被选择的固定尺寸的集合或组、灵活的或可配置的尺寸(例如，根据配置数据、调试半、存储在控制和/或配置寄存器中的数据、由指令集中的片配置指令存储的配置))类似或相同。结果2D数组可被存储在目的地存储位置中。目的地存储位置可以是用于源2D数组中的一个的存储位置、或由指令指示的不同的存储位置。
图43是可操作以执行三源2D数组跨步式提取指令的第一示例实施例4356的处理器的第一示例实施例4300的框图。解码器电路4308可对指令4356解码。执行电路4358可执行所得到的经解码的指令4357。在该第一示例实施例中，所选择的数据元素是X分量，并且它们从行被选出，并且所选择的数据元素被串接在一起。执行电路可针对第一源2D数组4314、第二源2D数组4315和第三源2D数组4316的行维度(以箭头图示)中的数据元素的每一行仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组4360或转置的结果2D数组4360T中。非转置的结果2D数组4360和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线4362被反映)。转置结果的变体在同一指令中进行提取操作和转置操作两者，这对于本文中公开的其他转置结果也是真实的。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一行，或转置的结果2D数组中的每一列)存储从第一源2D数组的对应行选择的、按顺序串接在一起的所有数据元素、以及从第二源2D数组的对应行选择的、按顺序串接在一起的所有数据元素、以及从第三源2D数组的对应行选择的、按顺序串接在一起的所有数据元素。可从图示容易地看出顺序。
图44是可操作以执行三源2D数组跨步式提取指令的第二示例实施例4456的处理器的第二示例实施例4400的框图。解码器电路4408可对指令4456解码。执行电路4458可执行所得到的经解码的指令4457。在该第二示例实施例中，所选择的数据元素是Y分量，并且它们从行被选出，并且所选择的数据元素被串接在一起。执行电路可针对第一源2D数组4414、第二源2D数组4415和第三源2D数组4416的行维度(以箭头图示)中的数据元素的每一行仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组4460或转置的结果2D数组4460T中。非转置的结果2D数组4460和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线4462被反映)。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一行，或转置的结果2D数组中的每一列)存储从第一源2D数组的对应行选择的、按顺序串接在一起的所有数据元素、以及从第二源2D数组的对应行选择的、按顺序串接在一起的所有数据元素、以及从第三源2D数组的对应行选择的、按顺序串接在一起的所有数据元素。可从图示容易地看出顺序。
图45是可操作以执行三源2D数组跨步式提取指令的第三示例实施例4556的处理器的第三示例实施例4500的框图。解码器电路4508可对指令4556解码。执行电路4558可执行所得到的经解码的指令4557。在该第三示例实施例中，所选择的数据元素是Z分量，并且它们从行被选出，并且所选择的数据元素被串接在一起。执行电路可针对第一源2D数组4514、第二源2D数组4515和第三源2D数组4516的行维度(以箭头图示)中的数据元素的每一行仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组4560或转置的结果2D数组4560T中。非转置的结果2D数组4560和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线4562被反映)。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一行，或转置的结果2D数组中的每一列)存储从第一源2D数组的对应行选择的、按顺序串接在一起的所有数据元素、以及从第二源2D数组的对应行选择的、按顺序串接在一起的所有数据元素、以及从第三源2D数组的对应行选择的、按顺序串接在一起的所有数据元素。可从图示容易地看出顺序。
图46是可操作以执行三源2D数组跨步式提取指令的第四示例实施例4656的处理器的第四示例实施例4600的框图。解码器电路4608可对指令4656解码。执行电路4658可执行所得到的经解码的指令4657。在该第四示例实施例中，所选择的数据元素是X分量，并且它们从行被选出，并且所选择的数据元素被三路交错。执行电路可针对第一源2D数组4614、第二源2D数组4615和第三源2D数组4616的行维度(以箭头图示)中的数据元素的每一行仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组4660或转置的结果2D数组4660T中。非转置的结果2D数组4660和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线4662被反映)。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一行、或转置的结果2D数组中的每一列)存储经三路交错的所选择的数据元素，其中，从第一源2D数组的对应行选择的所有数据元素紧邻从第二源2D数组的对应行选择的所有对应数据元素被存储，从第二源2D数组的对应行选择的所有对应数据元素紧邻从第三源2D数组的对应行选择的所有对应数据元素被存储。可从图示容易地看出顺序。
图47是可操作以执行三源2D数组跨步式提取指令的第五示例实施例4756的处理器的第五示例实施例4700的框图。解码器电路4708可对指令4756解码。执行电路4758可执行所得到的经解码的指令4757。在该第五示例实施例中，所选择的数据元素是Y分量，并且它们从行被选出，并且所选择的数据元素被三路交错。执行电路可针对第一源2D数组4714、第二源2D数组4715和第三源2D数组4716的行维度(以箭头图示)中的数据元素的每一行仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组4760或转置的结果2D数组4760T中。非转置的结果2D数组4760和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线4762被反映)。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一行、或转置的结果2D数组中的每一列)存储经三路交错的所选择的数据元素，其中，从第一源2D数组的对应行选择的所有数据元素紧邻从第二源2D数组的对应行选择的所有对应数据元素被存储，从第二源2D数组的对应行选择的所有对应数据元素紧邻从第三源2D数组的对应行选择的所有对应数据元素被存储。可从图示容易地看出顺序。
图48是可操作以执行三源2D数组跨步式提取指令的第六示例实施例4856的处理器的第六示例实施例4800的框图。解码器电路4808可对指令4856解码。执行电路4858可执行所得到的经解码的指令4857。在该第六示例实施例中，所选择的数据元素是Y分量，并且它们从行被选出，并且所选择的数据元素被三路交错。执行电路可针对第一源2D数组4814、第二源2D数组4815和第三源2D数组4816的行维度(以箭头图示)中的数据元素的每一行仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组4860或转置的结果2D数组4860T中。非转置的结果2D数组4860和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线4862被反映)。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一行、或转置的结果2D数组中的每一列)存储经三路交错的所选择的数据元素，其中，从第一源2D数组的对应行选择的所有数据元素紧邻从第二源2D数组的对应行选择的所有对应数据元素被存储，从第二源2D数组的对应行选择的所有对应数据元素紧邻从第三源2D数组的对应行选择的所有对应数据元素被存储。可从图示容易地看出顺序。
图49是可操作以执行三源2D数组跨步式提取指令的第七示例实施例4956的处理器的第七示例实施例4900的框图。解码器电路4908可对指令4956解码。执行电路4958可执行所得到的经解码的指令4957。在该第七示例实施例中，所选择的数据元素是X分量，并且它们从列被选出，并且所选择的数据元素被串接在一起。执行电路可针对第一源2D数组4914、第二源2D数组4915和第三源2D数组4916的列维度(以箭头图示)中的数据元素的每一列仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组4960或转置的结果2D数组4960T中。非转置的结果2D数组4960和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线4962被反映)。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一列，或转置的结果2D数组中的每一行)存储从第一源2D数组的对应列选择的、按顺序串接在一起的所有数据元素、以及从第二源2D数组的对应列选择的、按顺序串接在一起的所有数据元素、以及从第三源2D数组的对应列选择的、按顺序串接在一起的所有数据元素。可从图示容易地看出顺序。
图50是可操作以执行三源2D数组跨步式提取指令的第八示例实施例5056的处理器的第八示例实施例5000的框图。解码器电路5008可对指令5056解码。执行电路5058可执行所得到的经解码的指令5057。在该第八示例实施例中，所选择的数据元素是Y分量，并且它们从列被选出，并且所选择的数据元素被串接在一起。执行电路可针对第一源2D数组5014、第二源2D数组5015和第三源2D数组5016的列维度(以箭头图示)中的数据元素的每一列仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组5060或转置的结果2D数组5060T中。非转置的结果2D数组5060和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线5062被反映)。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一列，或转置的结果2D数组中的每一行)存储从第一源2D数组的对应列选择的、按顺序串接在一起的所有数据元素、以及从第二源2D数组的对应列选择的、按顺序串接在一起的所有数据元素、以及从第三源2D数组的对应列选择的、按顺序串接在一起的所有数据元素。可从图示容易地看出顺序。
图51是可操作以执行三源2D数组跨步式提取指令的第九示例实施例5156的处理器的第九示例实施例5100的框图。解码器电路5108可对指令5156解码。执行电路5158可执行所得到的经解码的指令5157。在该第九示例实施例中，所选择的数据元素是Z分量，并且它们从列被选出，并且所选择的数据元素被串接在一起。执行电路可针对第一源2D数组5114、第二源2D数组5115和第三源2D数组5116的列维度(以箭头图示)中的数据元素的每一列仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组5160或转置的结果2D数组5160T中。非转置的结果2D数组5160和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线5162被反映)。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一列，或转置的结果2D数组中的每一行)存储从第一源2D数组的对应列选择的、按顺序串接在一起的所有数据元素、以及从第二源2D数组的对应列选择的、按顺序串接在一起的所有数据元素、以及从第三源2D数组的对应列选择的、按顺序串接在一起的所有数据元素。可从图示容易地看出顺序。
图52是可操作以执行三源2D数组跨步式提取指令的第十示例实施例5256的处理器的第十示例实施例5200的框图。解码器电路5208可对指令5256解码。执行电路5258可执行所得到的经解码的指令5257。在该第十示例实施例中，所选择的数据元素是X分量，并且它们从列被选出，并且所选择的数据元素被三路交错。执行电路可针对第一源2D数组5214、第二源2D数组5215和第三源2D数组5216的列维度(以箭头图示)中的数据元素的每一列仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组5260或转置的结果2D数组5260T中。非转置的结果2D数组5260和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线5262被反映)。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一列、或转置的结果2D数组中的每一行)存储经三路交错的所选择的数据元素，其中，从第一源2D数组的对应列选择的所有数据元素紧邻从第二源2D数组的对应列选择的所有对应数据元素被存储，从第二源2D数组的对应列选择的所有对应数据元素紧邻从第三源2D数组的对应列选择的所有对应数据元素被存储。可从图示容易地看出顺序。
图53是可操作以执行三源2D数组跨步式提取指令的第十一示例实施例5356的处理器的第十一示例实施例5300的框图。解码器电路5308可对指令5356解码。执行电路5358可执行所得到的经解码的指令5357。在该第十一示例实施例中，所选择的数据元素是Y分量，并且它们从列被选出，并且所选择的数据元素被三路交错。执行电路可针对第一源2D数组5314、第二源2D数组5315和第三源2D数组5316的列维度(以箭头图示)中的数据元素的每一列仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组5360或转置的结果2D数组5360T中。非转置的结果2D数组5360和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线5362被反映)。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一列、或转置的结果2D数组中的每一行)存储经三路交错的所选择的数据元素，其中，从第一源2D数组的对应列选择的所有数据元素紧邻从第二源2D数组的对应列选择的所有对应数据元素被存储，从第二源2D数组的对应列选择的所有对应数据元素紧邻从第三源2D数组的对应列选择的所有对应数据元素被存储。可从图示容易地看出顺序。
图54是可操作以执行三源2D数组跨步式提取指令的第十二示例实施例5456的处理器的第十二示例实施例5400的框图。解码器电路5408可对指令5456解码。执行电路5458可执行所得到的经解码的指令5457。在该第十二示例实施例中，所选择的数据元素是Z分量，并且它们从列被选出，并且所选择的数据元素被三路交错。执行电路可针对第一源2D数组5414、第二源2D数组5415和第三源2D数组5416的列维度(以箭头图示)中的数据元素的每一列仅选择分开跨步三数据元素位置的跨步式数据元素位置处的所有跨步式数据元素。在图示中，这些跨步式数据元素加粗地示出。执行电路可将所选择的数据元素存储在非转置的结果2D数组5460或转置的结果2D数组5460T中。非转置的结果2D数组5460和非转置的结果2D数组是彼此的2D数组转置(例如，在概念上跨反射线5462被反映)。在该示例实施例中，每个结果1D数组(例如，非转置的结果2D数组中的每一列、或转置的结果2D数组中的每一行)存储经三路交错的所选择的数据元素，其中，从第一源2D数组的对应列选择的所有数据元素紧邻从第二源2D数组的对应列选择的所有对应数据元素被存储，从第二源2D数组的对应列选择的所有对应数据元素紧邻从第三源2D数组的对应列选择的所有对应数据元素被存储。可从图示容易地看出顺序。
在图43-图54中，在一些实施例中，结果2D数组可具有与第一源2D数组、第二源2D数组和第二源2D数组相同的尺寸。在一些此类实施例中，第一源2D数组的三分之一的数据元素可与第二源2D数组的三分之一的数据元素组合，并且可与第三源2D数组的三分之一的数据元素组合。在一些实施例中，对于第一源2D数组、第二源2D数组和第三源2D数组中的每一个，仅来自相同的跨步式列的集合的每一行的数据元素可被组合到结果2D数组中。在一些实施例中，对于第一源2D数组、第二源2D数组和第三源2D数组中的每一个，仅来自相同的跨步式行的集合的每一列的数据元素可被组合到结果2D数组中。在一些实施例中，具有三种类型的分量的三元组数据的仅一种类型的分量可被组合到结果2D数组中。
在图43-图54中，在一些实施例中，指令可任选地仅支持非转置的结果2D数组或转置的结果2D数组中的任一个，或者可任选地支持者两者。当两者被支持时，能以各种可能的方法(例如，如本文中别处所描述的对操作码是隐式的，由指令的字段指定，由立即数或其他单个值选择，等等)指示要使用哪一个。
指令集包括一种或多种指令格式。给定的指令格式定义各种字段(位的数量、位的位置)以指定要执行的操作(操作码)以及将对其执行该操作的(多个)操作数，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段因为较少的字段被包括而具有不同的位的位置)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果被定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已发布和/或出版了被称为高级向量扩展(AVX)(AVX1和AVX2)并使用向量扩展(VEX)编码方案的SIMD扩展集(例如，参见2011年10月的《
64和IA-32架构软件开发者手册》(“
64and IA-32Architectures Software Developers Manual”)；并且参见2011年6月的《
高级向量扩展编程参考》(“
Advanced Vector Extensions ProgrammingReference”))。
示例性指令格式
本文中所描述的(多条)指令的实施例能以不同格式来具体化。此外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
VEX指令格式
VEX编码允许指令具有多于两个操作数，并且允许SIMD向量寄存器长于128位。VEX前缀的使用提供了三操作数(或者更多操作数)句法。例如，先前的两操作数指令执行诸如A＝A+B之类的覆写源操作数的操作。VEX前缀的使用使操作数能执行诸如A＝B+C之类的非破坏性操作。
图55A图示出示例性AVX指令格式，该示例性AVX指令格式包括VEX前缀5502、实操作码字段5530、Mod R/M字节5540、SIB字节5550、位移字段5562以及IMM8 5572。图55B图示出来自图55A的哪些字段构成完整操作码字段5574和基础操作字段5542。图55C图示出来自图55A的哪些字段构成寄存器索引字段5544。
VEX前缀(字节0-2)5502以三字节的形式进行编码。第一字节是格式字段5540(VEX字节0，位[7:0])，该格式字段5540包含显式的C4字节值(用于区分C4指令格式的唯一值)。第二－第三字节(VEX字节1-2)包括提供专用能力的多个位字段。具体地，REX字段5505(VEX字节1，位[7-5])由VEX.R位字段(VEX字节1，位[7]–R)、VEX.X位字段(VEX字节1，位[6]–X)以及VEX.B位字段(VEX字节1，位[5]–B)组成。这些指令的其他字段对如在本领域中已知的寄存器索引的较低的三个位(rrr、xxx以及bbb)进行编码，以使得可通过对VEX.R、VEX.X以及VEX.B相加来形成Rrrr、Xxxx以及Bbbb。操作码映射字段5515(VEX字节1，位[4:0]–mmmmm)包括对隐含的前导操作码字节进行编码的内容。W字段5564(VEX字节2，位[7]–W)由记号VEX.W表示，并且提供取决于该指令的不同功能。VEX.vvvv 5520(VEX字节2，位[6:3]-vvvv)的作用可包括如下：1)VEX.vvvv对第一源寄存器操作数编码，并且对具有两个或更多个源操作数的指令有效，该第一源寄存器操作数以反转(1补码)形式被指定；2)VEX.vvvv对目的地寄存器操作数编码，该目的地寄存器操作数针对某些向量位移以1补码的形式被指定；或者3)VEX.vvvv不对任何操作数编码，该字段被保留并且应当包含1111b。如果VEX.L 5568尺寸字段(VEX字节2，位[2]-L)＝0，则它指示128位向量；如果VEX.L＝1，则它指示256位向量。前缀编码字段5525(VEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。
实操作码字段5530(字节3)还被称为操作码字节。操作码的部分在该字段中被指定。
MOD R/M字段5540(字节4)包括MOD字段5542(位[7-6])、Reg字段5544(位[5-3])、以及R/M字段5546(位[2-0])。Reg字段5544的作用可包括如下：对目的地寄存器操作数或源寄存器操作数(Rrrr中的rrr)进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段5546的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)－缩放字段5550(字节5)的内容包括用于存储器地址生成的SS5552(位[7-6])。先前已经针对寄存器索引Xxxx和Bbbb参考了SIB.xxx 5554(位[5-3])和SIB.bbb 5556(位[2-0])的内容。
位移字段5562和立即数字段(IMM8)5572包含地址数据。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图56A-图56B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图56A是图示根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图56B是图示根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式5600定义A类和B类指令模板，这两者都包括无存储器访问5605的指令模板和存储器访问5620的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图56A中的A类指令模板包括：1)在无存储器访问5605的指令模板内，示出无存储器访问的完全舍入控制型操作5610的指令模板、以及无存储器访问的数据变换型操作5615的指令模板；以及2)在存储器访问5620的指令模板内，示出存储器访问的时效性5625的指令模板和存储器访问的非时效性5630的指令模板。图56B中的B类指令模板包括：1)在无存储器访问5605的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作5612的指令模板以及无存储器访问的写掩码控制的vsize型操作5617的指令模板；以及2)在存储器访问5620的指令模板内，示出存储器访问的写掩码控制5627的指令模板。
通用向量友好指令格式5600包括以下列出的按照在图56A-56B中图示的顺序的如下字段。
格式字段5640——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段5642——其内容区分不同的基础操作。寄存器索引字段5644——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。
修饰符(modifier)字段5646——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问5605的指令模板与存储器访问5620的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段5650——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段5668、α字段5652和β字段5654。扩充操作字段5650允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段5660——其内容允许用于存储器地址生成(例如，用于使用(2比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段5662A——其内容用作存储器地址生成的一部分(例如，用于使用(2比例*索引+基址+位移)的地址生成)。
位移因数字段5662B(注意，位移字段5662A直接在位移因数字段5662B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段5674(稍后在本文中描述)和数据操纵字段5654C确定。位移字段5662A和位移因数字段5662B不用于无存储器访问5605的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段5662A和位移因数字段5662B是任选的。
数据元素宽度字段5664——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段5670——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段5670允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段5670的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段5670的内容间接地标识要执行的掩码)的本发明的实施例，但是替代实施例替代地或附加地允许掩码写字段5670的内容直接指定要执行的掩码。
立即数字段5672——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。
类字段5668——其内容在不同类的指令之间进行区分。参考图56A-图56B，该字段的内容在A类和B类指令之间进行选择。在图56A-图56B中，圆角方形用于指示特定的值存在于字段中(例如，在图56A-图56B中分别用于类字段5668的A类5668A和B类5668B)。
A类指令模板
在A类非存储器访问5605的指令模板的情况下，α字段5652被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作5610和无存储器访问的数据变换型操作5615的指令模板分别指定舍入5652A.1和数据变换5652A.2)的RS字段5652A，而β字段5654区分要执行所指定类型的操作中的哪一种。在无存储器访问5605的指令模板中，比例字段5660、位移字段5662A和位移比例字段5662B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作5610的指令模板中，β字段5654被解释为其(多个)内容提供静态舍入的舍入控制字段5654A。尽管在本发明的所述实施例中舍入控制字段5654A包括抑制所有浮点异常(SAE)字段5656和舍入操作控制字段5658，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段5658)。
SAE字段5656——其内容区分是否禁用异常事件报告；当SAE字段5656的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
舍入操作控制字段5658——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段5658允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段5650的内容覆盖(override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作5615的指令模板中，β字段5654被解释为数据变换字段5654B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问5620的指令模板的情况下，α字段5652被解释为驱逐提示字段5652B，其内容区分要使用驱逐提示中的哪一个(在图56A中，对于存储器访问时效性5625的指令模板和存储器访问非时效性5630的指令模板分别指定时效性的5652B.1和非时效性的5652B.2)，而β字段5654被解释为数据操纵字段5654C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问5620的指令模板包括比例字段5660，并任选地包括位移字段5662A或位移因数字段5662B。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段5652被解释为写掩码控制(Z)字段5652C，其内容区分由写掩码字段5670控制的写掩码应当是合并还是归零。在B类非存储器访问5605的指令模板的情况下，β字段5654的一部分被解释为RL字段5657A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作5612的指令模板和无存储器访问的写掩码控制VSIZE型操作5617的指令模板分别指定舍入5657A.1和向量长度(VSIZE)5657A.2)，而β字段5654的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问5605的指令模板中，比例字段5660、位移字段5662A和位移比例字段5662B不存在。
在无存储器访问的写掩码控制部分舍入控制型操作5610的指令模板中，β字段5654的其余部分被解释为舍入操作字段5659A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。舍入操作控制字段5659A——正如舍入操作控制字段5658，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段5659A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段5650的内容覆盖该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作5617的指令模板中，β字段5654的其余部分被解释为向量长度字段5659B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
在B类存储器访问5620的指令模板的情况下，β字段5654的一部分被解释为广播字段5657B，其内容区分是否要执行广播型数据操纵操作，而β字段5654的其余部分被解释为向量长度字段5659B。存储器访问5620的指令模板包括比例字段5660，并任选地包括位移字段5662A或位移比例字段5662B。
针对通用向量友好指令格式5600，示出完整操作码字段5674包括格式字段5640、基础操作字段5642和数据元素宽度字段5664。尽管示出了其中完整操作码字段5674包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段5674包括少于所有的这些字段。完整操作码字段5674提供操作代码(操作码)。
扩充操作字段5650、数据元素宽度字段5664和写掩码字段5670允许逐指令地以通用向量友好指令格式指定这些特征。写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
示例性专用向量友好指令格式
图57A是图示根据本发明的实施例的示例性专用向量友好指令格式的框图。图57A示出专用向量友好指令格式5700，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式5700是专用的。专用向量友好指令格式5700可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图56A-图56B的字段，来自图57A的字段映射到来自图56A-图56B的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式5600的上下文中参考专用向量友好指令格式5700描述了本发明的实施例，但是本发明不限于专用向量友好指令格式5700，除非另有声明。例如，通用向量友好指令格式5600构想了各种字段的各种可能的尺寸，而专用向量友好指令格式5700示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式5700中数据元素宽度字段5664被图示为一位字段，但是本发明不限于此(即，通用向量友好指令格式5600构想数据元素宽度字段5664的其他尺寸)。通用向量友好指令格式5600包括以下列出的按照图57A中图示的顺序的如下字段。EVEX前缀5702(字节0-3)——以四字节形式进行编码。
格式字段5640(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段5640，并且它包含0x62(在本发明的一个实施例中，为用于区分向量友好指令格式的唯一值)。第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段5705(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及5657BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过对EVEX.R、EVEX.X和EVEX.B相加来形成Rrrr、Xxxx和Bbbb。
REX’字段5610——这是REX’字段5610的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MODR/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段5715(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。
数据元素宽度字段5664(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv 5720(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段5720对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U 5668类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段5725(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段5652(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。
β字段5654(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。
REX’字段5610——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段5670(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。实操作码字段5730(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段5740(字节5)包括MOD字段5742、Reg字段5744和R/M字段5746。如先前所述的，MOD字段5742的内容将存储器访问操作和非存储器访问操作区分开。Reg字段5744的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段5746的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段5650的内容用于存储器地址生成。SIB.xxx 5754和SIB.bbb 5756——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段5662A(字节7-10)——当MOD字段5742包含10时，字节7-10是位移字段5662A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段5662B(字节7)——当MOD字段5742包含01时，字节7是位移因数字段5662B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段5662B是disp8的重新解释；当使用位移因数字段5662B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于如下假设：有效位移是存储器访问的粒度的倍数，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段5662B替代传统x86指令集8位位移。由此，位移因数字段5662B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。
立即数字段5672如先前所述地操作。
完整操作码字段
图57B是图示根据本发明的一个实施例的构成完整操作码字段5674的具有专用向量友好指令格式5700的字段的框图。具体地，完整操作码字段5674包括格式字段5640、基础操作字段5642和数据元素宽度(W)字段5664。基础操作字段5642包括前缀编码字段5725、操作码映射字段5715和实操作码字段5730。
寄存器索引字段
图57C是图示根据本发明的一个实施例的构成寄存器索引字段5644的具有专用向量友好指令格式5700的字段的框图。具体地，寄存器索引字段5644包括REX 5705字段、REX’5710字段、MODR/M.reg字段5744、MODR/M.r/m字段5746、VVVV字段5720、xxx字段5754和bbb字段5756。
扩充操作字段
图57D是图示根据本发明的一个实施例的构成扩充操作字段5650的具有专用向量友好指令格式5700的字段的框图。当类(U)字段5668包含0时，它表明EVEX.U0(A类5668A)；当它包含1时，它表明EVEX.U1(B类5668B)。当U＝0且MOD字段5742包含11(表明无存储器访问操作)时，α字段5652(EVEX字节3，位[7]–EH)被解释为rs字段5652A。当rs字段5652A包含1(舍入5652A.1)时，β字段5654(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段5654A。舍入控制字段5654A包括一位SAE字段5656和两位舍入操作字段5658。当rs字段5652A包含0(数据变换5652A.2)时，β字段5654(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段5654B。当U＝0且MOD字段5742包含00、01或10(表明存储器访问操作)时，α字段5652(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段5652B，并且β字段5654(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段5654C。
当U＝1时，α字段5652(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段5652C。当U＝1且MOD字段5742包含11(表明无存储器访问操作)时，β字段5654的一部分(EVEX字节3，位[4]–S0)被解释为RL字段5657A；当它包含1(舍入5657A.1)时，β字段5654的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段5659A，而当RL字段5657A包含0(VSIZE5657A.2)时，β字段5654的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段5659B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段5742包含00、01或10(表明存储器访问操作)时，β字段5654(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段5659B(EVEX字节3，位[6-5]–L1-0)和广播字段5657B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图58是根据本发明的一个实施例的寄存器架构5800的框图。在所图示的实施例中，有32个512位宽的向量寄存器5810；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式5700对这些被覆盖的寄存器堆操作，如在以下表格中所图示。
换句话说，向量长度字段5659B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段5659B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式5700的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
写掩码寄存器5815——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器5815的尺寸是16位。如先前所述，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。
通用寄存器5825——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)5845，在其上面重叠了MMX紧缩整数平坦寄存器堆5850——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。
本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和乱序核框图
图59A是图示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图59B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图59A-图59B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图59A中，处理器流水线5900包括取出级5902、长度解码级5904、解码级5906、分配级5908、重命名级5910、调度(也被称为分派或发布)级5912、寄存器读取/存储器读取级5914、执行级5916、写回/存储器写入级5918、异常处置级5922和提交级5924。
图59B示出处理器核5990，该处理器核5990包括前端单元5930，该前端单元5930耦合到执行引擎单元5950，并且前端单元5930和执行引擎单元5950两者都耦合到存储器单元5970。核5990可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核5990可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。
前端单元5930包括分支预测单元5932，该分支预测单元5932耦合到指令高速缓存单元5934，该指令高速缓存单元5934耦合到指令转换后备缓冲器(TLB)5936，该指令转换后备缓冲器5936耦合到指令取出单元5938，该指令取出单元5938耦合到解码单元5940。解码单元5940(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元5940可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核5990包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元5940中，或以其他方式在前端单元5930内)。解码单元5940耦合到执行引擎单元5950中的重命名/分配器单元5952。
执行引擎单元5950包括重命名/分配器单元5952，该重命名/分配器单元5952耦合到引退单元5954和一个或多个调度器单元的集合5956。(多个)调度器单元5956表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元5956耦合到(多个)物理寄存器堆单元5958。(多个)物理寄存器堆单元5958中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元5958包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元5958由引退单元5954重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元5954和(多个)物理寄存器堆单元5958耦合到(多个)执行集群5960。(多个)执行集群5960包括一个或多个执行单元的集合5962以及一个或多个存储器访问单元的集合5964。执行单元5962可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元5956、(多个)物理寄存器堆单元5958和(多个)执行集群5960示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元5964的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。
存储器访问单元的集合5964耦合到存储器单元5970，该存储器单元5970包括数据TLB单元5972，该数据TLB单元5972耦合到数据高速缓存单元5974，该数据高速缓存单元5974耦合到第二级(L2)高速缓存单元5976。在一个示例性实施例中，存储器访问单元5964可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元5970中的数据TLB单元5972。指令高速缓存单元5934还耦合到存储器单元5970中的第二级(L2)高速缓存单元5976。L2高速缓存单元5976耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线5900：1)指令取出5938执行取出级5902和长度解码级5904；
2)解码单元5940执行解码级5906；3)重命名/分配器单元5952执行分配级5908和重命名级5910；4)(多个)调度器单元5956执行调度级5912；5)(多个)物理寄存器堆单元5958和存储器单元5970执行寄存器读取/存储器读取级5914；执行集群5960执行执行级5916；6)存储器单元5970和(多个)物理寄存器堆单元5958执行写回/存储器写入级5918；7)各单元可牵涉到异常处置级5922；以及8)引退单元5954和(多个)物理寄存器堆单元5958执行提交级5924。
核5990可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核5990包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如
超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元5934/5974以及共享的L2高速缓存单元5976，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图60A-图60B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图60A是根据本发明的实施例的单个处理器核以及它至管芯上互连网络6002的连接及其第二级(L2)高速缓存的本地子集6004的框图。在一个实施例中，指令解码器6000支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存6006允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元6008和向量单元6010使用分开的寄存器集合(分别为标量寄存器6012和向量寄存器6014)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存6006读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集6004是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集6004的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集6004中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集6004中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图60B是根据本发明的实施例的图60A中的处理器核的一部分的展开图。图60B包括L1高速缓存6004的L1数据高速缓存6006A部分，以及关于向量单元6010和向量寄存器6014的更多细节。具体地，向量单元6010是16宽向量处理单元(VPU)(见16宽ALU 6028)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元6020支持对寄存器输入的混合，通过数值转换单元6022A-B支持数值转换，并且通过复制单元6024支持对存储器输入的复制。写掩码寄存器6026允许掩蔽所得的向量写入。
具有集成存储器控制器和图形器件的处理器
图61是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器6100的框图。图61中的实线框图示具有单个核6102A、系统代理6110、一个或多个总线控制器单元的集合6116的处理器6100，而虚线框的任选增加图示具有多个核6102A-N、系统代理单元6110中的一个或多个集成存储器控制器单元的集合6114以及专用逻辑6108的替代处理器6100。
因此，处理器6100的不同实现可包括：1)CPU，其中专用逻辑6108是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核6102A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核6102A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核6102A-N是大量通用有序核。因此，处理器6100可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器6100可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合6106、以及耦合到集成存储器控制器单元的集合6114的外部存储器(未示出)。共享高速缓存单元的集合6106可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元6112将集成图形逻辑6108、共享高速缓存单元的集合6106以及系统代理单元6110/(多个)集成存储器控制器单元6114互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元6106与核6102A-N之间维持一致性。
在一些实施例中，一个或多个核6102A-N能够实现多线程化。系统代理6110包括协调和操作核6102A-N的那些部件。系统代理单元6110可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核6102A-N以及集成图形逻辑6108的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。
核6102A-N在架构指令集方面可以是同构的或异构的；即，核6102A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图62-65是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图62，所示出的是根据本发明一个实施例的系统6200的框图。系统6200可以包括一个或多个处理器6210、6215，这些处理器耦合到控制器中枢6220。在一个实施例中，控制器中枢6220包括图形存储器控制器中枢(GMCH)6290和输入/输出中枢(IOH)6250(其可以在分开的芯片上)；GMCH 6290包括存储器和图形控制器，存储器6240和协处理器6245耦合到该存储器和图形控制器；IOH 6250将输入/输出(I/O)设备6260耦合到GMCH6290。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器6240和协处理器6245直接耦合到处理器6210，并且控制器中枢6220与IOH 6250处于单个芯片中。
附加的处理器6215的任选性在图62中通过虚线来表示。每一处理器6210、6215可包括本文中描述的处理核中的一个或多个，并且可以是处理器6100的某一版本。
存储器6240可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢6220经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接6295来与(多个)处理器6210、6215进行通信。
在一个实施例中，协处理器6245是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢6220可以包括集成图形加速器。
在物理资源6210、6215之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。
在一个实施例中，处理器6210执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器6210将这些协处理器指令识别为具有应当由附连的协处理器6245执行的类型。因此，处理器6210在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器6245。(多个)协处理器6245接受并执行所接收的协处理器指令。
现在参见图63，所示出的是根据本发明的实施例的第一更具体的示例性系统6300的框图。如图63中所示，多处理器系统6300是点对点互连系统，并且包括经由点对点互连6350耦合的第一处理器6370和第二处理器6380。处理器6370和6380中的每一个都可以是处理器6100的某一版本。在一个实施例中，处理器6370和6380分别是处理器6210和6215，而协处理器6338是协处理器6245。在另一实施例中，处理器6370和6380分别是处理器6210和协处理器6245。
处理器6370和6380示出为分别包括集成存储器控制器(IMC)单元6372和6382。处理器6370还包括作为其总线控制器单元的一部分的点对点(P-P)接口6376和6378；类似地，第二处理器6380包括P-P接口6386和6388。处理器6370、6380可以经由使用点对点(P-P)接口电路6378、6388的P-P接口6350来交换信息。如图63中所示，IMC 6372和6382将处理器耦合到相应的存储器，即存储器6332和存储器6334，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器6370、6380可各自经由使用点对点接口电路6376、6394、6386、6398的各个P-P接口6352、5354来与芯片组6390交换信息。芯片组6390可以任选地经由高性能接口5339来与协处理器6338交换信息。在一个实施例中，协处理器6338是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组6390可以经由接口6396耦合到第一总线6316。在一个实施例中，第一总线6316可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。
如图63中所示，各种I/O设备6314可连同总线桥6318一起耦合到第一总线6316，该总线桥6318将第一总线6316耦合到第二总线6320。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器6315耦合到第一总线6316。在一个实施例中，第二总线6320可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线6320，这些设备包括例如键盘和/或鼠标6322、通信设备6327以及存储单元6328，该存储单元6328诸如可包括指令/代码和数据6330的盘驱动器或者其他大容量存储设备。此外，音频I/O 6324可以被耦合到第二总线6320。注意，其他架构是可能的。例如，代替图63的点对点架构，系统可以实现多分支总线或其他此类架构。
现在参考图64，示出的是根据本发明的实施例的第二更具体的示例性系统6400的框图。图63和64中的类似元件使用类似的附图标记，并且从图64中省略了图63的某些方面以避免混淆图64的其他方面。
图64图示处理器6370、6380可分别包括集成存储器和I/O控制逻辑(“CL”)6372和6382。因此，CL 6372、6382包括集成存储器控制器单元，并包括I/O控制逻辑。图64图示不仅存储器6332、6334耦合到CL 6372、6382，而且I/O设备6414也耦合到控制逻辑6372、6382。传统I/O设备6415被耦合到芯片组6390。
现在参考图65，示出的是根据本发明的实施例的SoC 6500的框图。图61中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图65中，(多个)互连单元6502被耦合到：应用处理器6510，其包括一个或多个核的集合6102A-N以及(多个)共享高速缓存单元6106；系统代理单元6110；(多个)总线控制器单元6116；(多个)集成存储器控制器单元6114；一个或多个协处理器的集合6520，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元6530；直接存储器访问(DMA)单元6532；以及用于耦合到一个或多个外部显示器的显示单元6540。在一个实施例中，(多个)协处理器6520包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。
本文公开的机制的本发明的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图63中图示的代码6330)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图66是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图66示出可使用x86编译器6604来编译高级语言6602形式的程序，以生成可由具有至少一个x86指令集核的处理器6616原生执行的x86二进制代码6606。具有至少一个x86指令集核的处理器6616表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器6604表示可操作用于生成x86二进制代码6606(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器6616上执行。类似地，图66示出可以使用替代的指令集编译器6608来编译高级语言6602形式的程序，以生成可以由不具有至少一个x86指令集核的处理器6614(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码6610。指令转换器6612用于将x86二进制代码6606转换成可以由不具有x86指令集核的处理器6614原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码6610相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器6612通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码6606的软件、固件、硬件或其组合。
针对实施例中的本文中公开的处理器描述的组件、特征和细节可任选地应用于本文中公开的方法中的任何方法，在实施例中，这些方法可任选地由此类处理器执行和/或利用此类处理器来执行。可任选地将实施例中的本文中所描述的处理器包括在本文公开的系统中的任一个中。实施例中的本文中公开的处理器可任选地具有本文中示出的微架构。实施例中的本文中公开的指令可任选地由本文中公开的处理器执行。此外，本文中公开的指令在一些示例中可任选地具有本文中公开的VEX或EVEX指令格式中的一种，但是这不是必需的。
在说明书和权利要求中，可能使用了术语“耦合的”和/或“连接的”及其派生词。这些术语不旨在作为彼此的同义词。相反，在多个实施例中，“连接的”可以用于指示两个或更多元件彼此直接物理和/或电接触。“耦合的”可意味着两个或更多个元件彼此直接物理和/或电接触。然而，“耦合的”也可意味着两个或更多个元件并未彼此直接接触，但是仍然彼此协作或彼此作用。例如，执行单元可通过一个或多个中间组件与寄存器和/或解码单元耦合。在附图中，箭头用于示出连接和耦合。
此外，在上文描述的各实施例中，除非另外专门指出，否则，诸如短语“A、B或C”之类的分隔语言旨在被理解为意味着A、B、或C，或其任何组合(例如，A、B、和/或C)。由此，分隔语言不旨在也不应当被理解位暗示给定的实施例要求A中的至少一个、B中的至少一个或C中的至少一个各自都存在。
在以上描述中，已阐述了具体细节以提供对实施例的透彻理解，。然而，可以在没有这些具体细节中的一些的情况下实施其他实施例。本发明的范围不旨在由以上所提供的具体示例来确定，而仅由所附权利要求确定。在其他实例中，已经以框图形式和/或没有细节的形式示出了公知的电路、结构、设备和操作，以避免使对说明书的理解变得模糊。在认为合适的地方，已在附图之间重复了附图标记或附图标记的结尾部分以指示可能任选地具有类似或相同特性的对应或类似的元件，除非被指定或以其他方式显而易见。
某些操作可由硬件组件执行，或者能以机器可执行或电路可执行指令来具体化，这些机器可执行指令或电路可执行指令可用于使得和/或者引起机器、电路、或硬件组件(例如，处理器、处理器的部分、电路等)利用执行这些操作的指令来编程。这些操作还可任选地由硬件和软件的组合执行。处理器、机器、电路或硬件可包括专用或特定电路或其他逻辑(例如，可能与固件和/或软件组合的硬件)，该专用或特定电路或其他逻辑用于执行和/或处理指令，并且响应于该指令而存储结果。
一些实施例包括制品(例如，计算机程序产品)，该制品包括机器可读介质。该介质可包括以机器可读形式提供(例如，存储)信息的机制。机器可读介质可提供或在其上存储有指令或指令序列，如果由机器执行该指令或指令序列和/或当由机器执行该指令或指令序列时，则该指令或指令序列可操作用于使该机器执行和/或引起该机器执行本文中公开的一个或多个操作、方法或技术。
在一些实施例中，机器可读介质可包括有形的和/或非暂态的机器可读存储介质。例如，非暂态机器可读存储介质可包括软盘、光存储介质、光盘、光学数据存储设备、CD-ROM、磁盘、磁光盘、只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、闪存、相变存储器、相变数据存储材料、非易失性存储器、非易失性数据存储设备、非暂态存储器、或非暂态数据存储设备，等等。非暂态机器可读存储介质不由暂态的传播信号组成。在一些实施例中，存储介质可包括有形介质，该有形介质包括诸如例如半导体材料、相变材料、磁性固体材料、固体数据存储材料等之类的固态物质或材料。替代地，可任选地使用非有形暂态计算机可读传输介质，诸如例如，电、光、声或其他形式的传播信号——诸如载波、红外信号和数字信号。
合适机器的示例包括但不限于通用处理器、专用处理器、数字逻辑电路、集成电路等。合适的机器的另一些示例包括包含处理器、数字逻辑电路或集成电路的计算机系统或其他电子设备。此类计算机系统或电子设备的示例包括但不限于台式计算机、膝上型计算机、笔记本计算机、平板计算机、上网本、智能电话、蜂窝电话、服务器、网络设备(例如，路由器和交换机)、移动互联网设备(MID)、媒体播放器、智能电视、上网机、机顶盒和视频游戏控制器。
对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定的特征、结构或特性，但是每个实施例可以不一定包括该特定的特征、结构或特性。而且，此类短语不一定是指同一实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。
因此，说明书和附图应被认为是说明性而非限制性意义。然而，将显而易见的是，可对这些实现方式作出各种修改和改变，而不背离如权利要求中所述的本公开的更宽泛的精神和范围。
Claims (25)
1.一种处理器，包括：
解码器电路，用于对指令解码，所述指令具有操作码，所述指令用于指示第一源二维2D数组、第二源2D数组和第三源2D数组；以及
执行电路，与所述解码器电路耦合，所述执行电路用于执行经解码的指令以：
对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的第一维度中的数据元素的每个一维1D数组，仅选择分开跨步三的数据元素位置处的多个数据元素；以及
将所选择的多个数据元素存储在目的地存储位置中的结果2D数组中。
2.如权利要求1所述的处理器，其中，每个1D数组是行，并且其中，对于所述操作码隐式的是：用于执行所述经解码的指令的所述执行电路用于对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的数据元素的每一行仅选择分开所述跨步三的所述数据元素位置处的所述多个数据元素，对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的数据元素的每一行，所述多个数据元素包括来自第一列的数据元素和来自第四列的数据元素。
3.如权利要求1所述的处理器，其中，所述第一维度中的数据元素的每个1D数组是行维度中的数据元素的行，并且其中，所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个都具有至少四行。
4.如权利要求3所述的处理器，其中，对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的数据元素的每一行，所述多个数据元素包括来自第一列的数据元素和来自第四列的数据元素。
5.如权利要求4所述的处理器，其中，所述执行电路用于执行所述经解码的指令以：按针对所述第一源2D数组的数据元素的给定的行而选择的所有数据元素出现在所述第一源2D数组中的相同的顺序来将针对所述第一源2D数组的数据元素的给定的行而选择的所有数据元素串接在所述结果2D数组的数据元素的行和列中的一者中；按针对所述第二源2D数组的数据元素的对应的行而选择的所有数据元素出现在所述第二源2D数组中的相同的顺序来将针对所述第二源2D数组的数据元素的对应的行而选择的所有数据元素串接在所述结果2D数组的行和列中的所述一者中；以及按针对所述第三源2D数组的数据元素的对应的行而选择的所有数据元素出现在所述第三源2D数组中的相同的顺序来将针对所述第三源2D数组的数据元素的对应的行而选择的所有数据元素串接在所述结果2D数组的行和列中的所述一者中。
6.如权利要求4所述的处理器，其中，所述执行电路用于执行所述经解码的指令以：将针对所述第一源2D数组的数据元素的给定的行而选择的所有数据元素与针对所述第二源2D数组的数据元素的对应的行而选择的所有对应的数据元素与针对所述第三源2D数组的数据元素的对应的行而选择的所有对应的数据元素三路交错在所述结果2D数组的行和列中的一者中。
7.如权利要求3所述的处理器，其中，对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的数据元素的每一行，所述多个数据元素包括来自第二列的数据元素和来自第五列的数据元素。
8.如权利要求3所述的处理器，其中，对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的数据元素的每一行，所述多个数据元素包括来自第三列的数据元素和来自第六列的数据元素。
9.如权利要求1所述的处理器，其中，所述第一维度中的数据元素的每个1D数组是列维度中的数据元素的列，并且其中，所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个都具有至少四列。
10.如权利要求9所述的处理器，其中，对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的数据元素的每一列，所述多个数据元素包括来自第一行的数据元素和来自第四行的数据元素。
11.如权利要求9所述的处理器，其中，对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的数据元素的每一列，所述多个数据元素包括来自第二行的数据元素和来自第五行的数据元素。
12.如权利要求9所述的处理器，其中，对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的数据元素的每一列，所述多个数据元素包括来自第三行的数据元素和来自第六行的数据元素。
13.如权利要求1至12中的任一项所述的处理器，其中，对于所述操作码隐式的是：用于执行所述经解码的指令的所述执行电路用于对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的所述第一维度中的数据元素的每个1D数组，仅选择分开所述跨步三的所述数据元素位置处的所述多个数据元素。
14.如权利要求1至12中的任一项所述的处理器，其中，所述指令进一步用于指示单个值，其中，对于所述操作码和所述单个值的组合隐式的是：用于执行所述经解码的指令的所述执行电路用于对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的所述第一维度中的数据元素的每个1D数组，仅选择分开所述跨步三的所述数据元素位置处的所述多个数据元素。
15.如权利要求1所述的处理器，其中，所述指令进一步用于指示单个值，并且其中，所述执行电路用于执行所述经解码的指令以利用所述单个值来选择对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的数据元素的每一行仅选择分开所述跨步三的所述数据元素位置处的所述多个数据元素的多种替代方法中的一种替代方法。
16.如权利要求1至12中的任一项所述的处理器，其中，所述执行电路用于执行所述经解码的指令以：对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的所述第一维度中的数据元素的每个1D数组，仅选择分开所述跨步三的所有数据元素位置处的所有数据元素，并且其中，所述第一源2D数组具有至少八行和至少八列。
17.如权利要求1至12中的任一项所述的处理器，进一步包括用于存储配置信息的寄存器，所述配置信息用于配置所述第一源2D数组的行数、以及所述第一源2D数组的列数。
18.一种由处理器执行的方法，包括：
对指令解码，所述指令具有操作码，所述指令指示第一源二维2D数组、第二源2D数组和第三源2D数组；以及
执行经解码的指令，包括：
对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的第一维度中的数据元素的每个一维1D数组，仅选择分开跨步三的数据元素位置处的多个数据元素；以及
将所选择的多个数据元素存储在目的地存储位置中的结果2D数组中。
19.如权利要求18所述的方法，其中，所述指令进一步指示单个值，并且其中执行所述经解码的指令包括：利用所述单个值来选择对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的数据元素的每一行仅选择分开所述跨步三的所述数据元素位置处的所述多个数据元素的多种替代方法中的一种替代方法。
20.如权利要求18所述的方法，其中，所述第一维度中的数据元素的每个1D数组是行维度中的数据元素的行，并且其中，所述第一源2D数组在所述第一维度和第二维度中具有可配置尺寸。
21.如权利要求18所述的方法，其中，所述第一维度中的数据元素的每个1D数组是列维度中的数据元素的列，并且其中，所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个都具有至少四列。
22.一种用于处理指令的计算机系统，所述计算机系统包括：
互连；
处理器，与所述互连耦合，所述处理器用于接收具有操作码的指令，所述指令用于指示第一源二维2D数组、第二源2D数组和第三源2D数组，所述处理器用于执行所述指令以：
对于所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个的第一维度中的数据元素的每个一维1D数组，仅选择分开跨步三的数据元素位置处的多个数据元素；以及
将所选择的多个数据元素存储在目的地存储位置中的结果2D数组中；以及
动态随机存取存储器DRAM，与所述互连耦合。
23.如权利要求22所述的系统，其中，所述第一维度中的数据元素的每个1D数组是行维度中的数据元素的行，并且其中，所述第一源2D数组、所述第二源2D数组和所述第三源2D数组中的每一个都具有至少四行。
24.如权利要求22所述的系统，其中，所述第一维度中的数据元素的每个1D数组是列维度中的数据元素的列，并且其中，所述第一源2D数组在所述第一维度和第二维度中具有可配置尺寸。
25.一种机器可读介质，包括代码，所述代码在被执行时用于使机器执行如权利要求18-21中任一项所述的方法。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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