JPH1078770A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH1078770A JPH1078770A JP8235507A JP23550796A JPH1078770A JP H1078770 A JPH1078770 A JP H1078770A JP 8235507 A JP8235507 A JP 8235507A JP 23550796 A JP23550796 A JP 23550796A JP H1078770 A JPH1078770 A JP H1078770A
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 ＶＲＡＭを使用した表示制御装置に関し、構
成メモリ数を必要最小限にできる表示制御装置を提供す
ることを目的とする。 【解決手段】 転送アドレスに応じて分割された第１、
第２の格納領域を有し、選択信号に応じて選択され、転
送アドレスに応じた格納位置から表示データを出力する
第１のメモリブロック８と、同様に第３、第４の格納領
域を有する第２のメモリブロック９と、第５、第６の格
納領域を有する第３のメモリブロック１０と、第１と第
４の格納領域、第２と第５の格納領域、第３と第６の格
納領域とが同時にアクセスされるように第１乃至第３の
記憶手段に供給する転送アドレスを制御し、第１、第
２、第３、又は、第４、第５、第６の格納領域からなる
なる領域のいずれか一方が選択されるように第１〜第３
のメモリブロックに供給するシリアルイネーブル信号を
制御する読出制御回路部１１から構成する。
成メモリ数を必要最小限にできる表示制御装置を提供す
ることを目的とする。 【解決手段】 転送アドレスに応じて分割された第１、
第２の格納領域を有し、選択信号に応じて選択され、転
送アドレスに応じた格納位置から表示データを出力する
第１のメモリブロック８と、同様に第３、第４の格納領
域を有する第２のメモリブロック９と、第５、第６の格
納領域を有する第３のメモリブロック１０と、第１と第
４の格納領域、第２と第５の格納領域、第３と第６の格
納領域とが同時にアクセスされるように第１乃至第３の
記憶手段に供給する転送アドレスを制御し、第１、第
２、第３、又は、第４、第５、第６の格納領域からなる
なる領域のいずれか一方が選択されるように第１〜第３
のメモリブロックに供給するシリアルイネーブル信号を
制御する読出制御回路部１１から構成する。
Description
【０００１】
【発明の属する技術分野】本発明は表示制御装置に係
り、特に、ＶＲＡＭを使用し、グラフィックスを描画す
る表示制御装置に関する。近年、グラフィックス描画装
置では、文字や画像をディスプレイに表示する場合、ま
ず、ホスト計算機や描画プロセッサがフレームバッファ
に対して文字や画像を展開した後、フレームバッファの
内容を読み出しディスプレイに表示する手法が盛んに用
いられている。
り、特に、ＶＲＡＭを使用し、グラフィックスを描画す
る表示制御装置に関する。近年、グラフィックス描画装
置では、文字や画像をディスプレイに表示する場合、ま
ず、ホスト計算機や描画プロセッサがフレームバッファ
に対して文字や画像を展開した後、フレームバッファの
内容を読み出しディスプレイに表示する手法が盛んに用
いられている。
【０００２】フレームバッファは、文字や画像を展開し
たデータを表示するため、複数のメモリで構成されてい
る。一方、メモリの容量は所定の容量に設定されてお
り、かならずしも画面のサイズ、表示色等に適合した容
量でフレームバッファを構成することが困難であり、実
際に必要とする容量より多くの容量分のメモリが必要と
されていた。
たデータを表示するため、複数のメモリで構成されてい
る。一方、メモリの容量は所定の容量に設定されてお
り、かならずしも画面のサイズ、表示色等に適合した容
量でフレームバッファを構成することが困難であり、実
際に必要とする容量より多くの容量分のメモリが必要と
されていた。
【０００３】このため、必要最小限のメモリ個数で構成
できるグラフィックス描画装置が要求されている。
できるグラフィックス描画装置が要求されている。
【０００４】
【従来の技術】図１１に従来の一例の概略構成図を示
す。グラフィックス描画装置３１は、ホストコンピュー
タ３２のバス３３に接続されいる。バス３３にはホスト
コンピュータ３２を構成するＣＰＵ３２ａ、メモリ３２
ｂ等が接続されており、グラフィックス描画装置３１に
は、ＣＰＵ３２ａで処理された３Ｄ画像データがバス３
３を介して供給され、供給された画像データを高速に展
開して、表示装置３４に供給する。
す。グラフィックス描画装置３１は、ホストコンピュー
タ３２のバス３３に接続されいる。バス３３にはホスト
コンピュータ３２を構成するＣＰＵ３２ａ、メモリ３２
ｂ等が接続されており、グラフィックス描画装置３１に
は、ＣＰＵ３２ａで処理された３Ｄ画像データがバス３
３を介して供給され、供給された画像データを高速に展
開して、表示装置３４に供給する。
【０００５】図１２に従来の一例のグラフィックス描画
装置のブロック構成図を示す。従来のグラフィックス描
画装置３１は、主に、ホストコンピュータ３２からバス
３３を介して供給された画像データを展開する描画コン
トローラ３５、描画コントローラ３５で展開された表示
データを格納するフレームバッファ部３６、フレームバ
ッファ部３６に格納された表示データを表示装置３４に
出力する出力回路３７から構成される。
装置のブロック構成図を示す。従来のグラフィックス描
画装置３１は、主に、ホストコンピュータ３２からバス
３３を介して供給された画像データを展開する描画コン
トローラ３５、描画コントローラ３５で展開された表示
データを格納するフレームバッファ部３６、フレームバ
ッファ部３６に格納された表示データを表示装置３４に
出力する出力回路３７から構成される。
【０００６】フレームバッファ部３６は、それぞれ１フ
レーム分の表示データを格納する第１のフレームバッフ
ァ３８、第２のフレームバッファ３９を有し、Ａ面、Ｂ
面の２画面分の格納が可能な、いわゆる、ダブルバッフ
ァを構成している。ここで、１画面を幅１２８０ピクセ
ル（画素）、高さ１０２４ピクセル（画素）、３２ビッ
ト／ピクセル（フルカラー）とすると、１フレームに必
要なメモリの容量は、 １２８０×１０２４×３２＝１．２５Ｍピクセル 必要となる。
レーム分の表示データを格納する第１のフレームバッフ
ァ３８、第２のフレームバッファ３９を有し、Ａ面、Ｂ
面の２画面分の格納が可能な、いわゆる、ダブルバッフ
ァを構成している。ここで、１画面を幅１２８０ピクセ
ル（画素）、高さ１０２４ピクセル（画素）、３２ビッ
ト／ピクセル（フルカラー）とすると、１フレームに必
要なメモリの容量は、 １２８０×１０２４×３２＝１．２５Ｍピクセル 必要となる。
【０００７】従って、２フレームに必要なメモリの容量
は、 １．２５Ｍ×２＝２．５Ｍピクセル となる。ここで、第１、第２のフレームバッファ３８、
３９は、上記のようにメモリ容量が大きいため、通常、
複数のＶＲＡＭ（Video ＲＡＭ）により構成される。
は、 １．２５Ｍ×２＝２．５Ｍピクセル となる。ここで、第１、第２のフレームバッファ３８、
３９は、上記のようにメモリ容量が大きいため、通常、
複数のＶＲＡＭ（Video ＲＡＭ）により構成される。
【０００８】図１３にＶＲＡＭのブロック構成図を示
す。ＶＲＡＭ４１は、ＤＲＡＭ（Dynamic Random Acces
s Memory）にシリアル出力端子ＳＡＭ（Serial-Access
Memory）ポートＰsam を設けたもので、メモリセル４２
へのデータ入力はＤＲＡＭと同様にＲＡＭ（Random-Acc
ess Memory）ポートＰram により行う。
す。ＶＲＡＭ４１は、ＤＲＡＭ（Dynamic Random Acces
s Memory）にシリアル出力端子ＳＡＭ（Serial-Access
Memory）ポートＰsam を設けたもので、メモリセル４２
へのデータ入力はＤＲＡＭと同様にＲＡＭ（Random-Acc
ess Memory）ポートＰram により行う。
【０００９】ＲＡＭポートＰram はアドレス８ビット、
データ１６ビットで、メモリ容量を４Ｍビットとする
と、５１２×５１２のメモリセル４２にアクセスし、デ
ータを格納する。メモリセル４２に格納されたデータは
シリアルデータレジスタ４３にシリアル転送（スプリッ
ト転送）され、格納された後、バッファ４４を介してＳ
ＡＭポートＰsam からシリアルデータとして出力され
る。
データ１６ビットで、メモリ容量を４Ｍビットとする
と、５１２×５１２のメモリセル４２にアクセスし、デ
ータを格納する。メモリセル４２に格納されたデータは
シリアルデータレジスタ４３にシリアル転送（スプリッ
ト転送）され、格納された後、バッファ４４を介してＳ
ＡＭポートＰsam からシリアルデータとして出力され
る。
【００１０】このとき、バッファ４４は、ＳＡＭポート
Ｐsam のシリアルイネーブル信号端子ＳＥに供給される
シリアルイネーブル信号ＳＥに応じて活性化され、シリ
アルデータの出力を制御する。なお、ＲＡＳはＲＡＳ
（Row Addres Strobe ）信号、ＣＡＳはＣＡＳ（Column
Address Stobe）信号、ＯＥはアウトプットイネーブル
（Output Enable ）信号、ＷＥはライトイネーブル（Wr
ite Enable）信号、ＤＳＦはスペシャルファンスション
セレクト（Special Function Select ）信号、ＱＳＦは
スペシャルファンクション出力（Special Function Out
put ）信号、ＳＣはシリアルクロック（Sirial Clock）
信号、ＳＥはシリアルイネーブル（Sirial Enable ）信
号を示す。
Ｐsam のシリアルイネーブル信号端子ＳＥに供給される
シリアルイネーブル信号ＳＥに応じて活性化され、シリ
アルデータの出力を制御する。なお、ＲＡＳはＲＡＳ
（Row Addres Strobe ）信号、ＣＡＳはＣＡＳ（Column
Address Stobe）信号、ＯＥはアウトプットイネーブル
（Output Enable ）信号、ＷＥはライトイネーブル（Wr
ite Enable）信号、ＤＳＦはスペシャルファンスション
セレクト（Special Function Select ）信号、ＱＳＦは
スペシャルファンクション出力（Special Function Out
put ）信号、ＳＣはシリアルクロック（Sirial Clock）
信号、ＳＥはシリアルイネーブル（Sirial Enable ）信
号を示す。
【００１１】図１４に従来の一例のフレームバッファ部
のＶＲＡＭの接続を説明するための図を示す。図１４
（Ａ）は第１のフレームバッファ３８のＶＲＡＭの接
続、図１４（Ｂ）は第２のフレームバッファ３９のＶＲ
ＡＭの接続を示す。図１４（Ａ）に示すようにＶＲＡＭ
４５−１〜４５−４、４５−５〜４５−８の４つのＶＲ
ＡＭでフレームバッファ３８のＲＡＭポートの端子ＲＤ
０〜ＲＤ６３のデータ幅、６４ビットに対応している。
また、ＶＲＡＭ４５−１〜４５−８の８つのＶＲＡＭで
フレームバッファ３８のＳＡＭポートの端子ＳＤ０〜Ｓ
Ｄ１２７のデータ幅、１２８ビットに対応している。
のＶＲＡＭの接続を説明するための図を示す。図１４
（Ａ）は第１のフレームバッファ３８のＶＲＡＭの接
続、図１４（Ｂ）は第２のフレームバッファ３９のＶＲ
ＡＭの接続を示す。図１４（Ａ）に示すようにＶＲＡＭ
４５−１〜４５−４、４５−５〜４５−８の４つのＶＲ
ＡＭでフレームバッファ３８のＲＡＭポートの端子ＲＤ
０〜ＲＤ６３のデータ幅、６４ビットに対応している。
また、ＶＲＡＭ４５−１〜４５−８の８つのＶＲＡＭで
フレームバッファ３８のＳＡＭポートの端子ＳＤ０〜Ｓ
Ｄ１２７のデータ幅、１２８ビットに対応している。
【００１２】同様に、ＶＲＡＭ４５−９〜４５−１２、
４５−１３〜４５−１６の４つのＶＲＡＭでフレームバ
ッファ３８のＲＡＭポートの端子ＲＤ０〜ＲＤ６３のデ
ータ幅、６４ビットに対応している。また、ＶＲＡＭ４
５−９〜４５−１６の８つのＶＲＡＭでフレームバッフ
ァ３８のＳＤ０〜ＳＤ１２７がデータ幅、１２８ビット
に対応している。以上により、Ａ面、一面のデータが格
納される。
４５−１３〜４５−１６の４つのＶＲＡＭでフレームバ
ッファ３８のＲＡＭポートの端子ＲＤ０〜ＲＤ６３のデ
ータ幅、６４ビットに対応している。また、ＶＲＡＭ４
５−９〜４５−１６の８つのＶＲＡＭでフレームバッフ
ァ３８のＳＤ０〜ＳＤ１２７がデータ幅、１２８ビット
に対応している。以上により、Ａ面、一面のデータが格
納される。
【００１３】また、図１４（Ｂ）に示すようにＶＲＡＭ
４６−１〜４６−４、４６−５〜４６−８の４つのＶＲ
ＡＭでフレームバッファ３９のＲＡＭポートの端子ＲＤ
０〜ＲＤ６３のデータ幅、６４ビットに対応している。
また、ＶＲＡＭ４６−１〜４６−８の８つのＶＲＡＭで
フレームバッファ３９のＳＡＭポートの端子ＳＤ０〜Ｓ
Ｄ１２７のデータ幅、１２８ビットに対応している。
４６−１〜４６−４、４６−５〜４６−８の４つのＶＲ
ＡＭでフレームバッファ３９のＲＡＭポートの端子ＲＤ
０〜ＲＤ６３のデータ幅、６４ビットに対応している。
また、ＶＲＡＭ４６−１〜４６−８の８つのＶＲＡＭで
フレームバッファ３９のＳＡＭポートの端子ＳＤ０〜Ｓ
Ｄ１２７のデータ幅、１２８ビットに対応している。
【００１４】同様に、ＶＲＡＭ４６−９〜４６−１２、
４６−１３〜４６−１６の４つのＶＲＡＭでフレームバ
ッファ３９のＲＡＭポートの端子ＲＤ０〜ＲＤ６３のデ
ータ幅、６４ビットに対応している。また、ＶＲＡＭ４
６−９〜４６−１６の８つのＶＲＡＭでフレームバッフ
ァ３９のＳＡＭポートの出力ＳＤ０〜ＳＤ１２７のデー
タ幅、１２８ビットのに対応している。以上により、Ｂ
面、一面のデータが格納される。
４６−１３〜４６−１６の４つのＶＲＡＭでフレームバ
ッファ３９のＲＡＭポートの端子ＲＤ０〜ＲＤ６３のデ
ータ幅、６４ビットに対応している。また、ＶＲＡＭ４
６−９〜４６−１６の８つのＶＲＡＭでフレームバッフ
ァ３９のＳＡＭポートの出力ＳＤ０〜ＳＤ１２７のデー
タ幅、１２８ビットのに対応している。以上により、Ｂ
面、一面のデータが格納される。
【００１５】このとき、上記１画面を幅１２８０ピクセ
ル（画素）、高さ１０２４ピクセル（画素）、３２ビッ
ト／ピクセル（フルカラー）で構成すると、１フレーム
に必要な容量は、１２８０×１０２４×３２＝１．２５
Ｍピクセル以上必要となり、メモリの容量は１Ｍピクセ
ル単位でしか増設しえないため、２Ｍピクセル必要とな
る。２Ｍピクセルの容量を得るためには、４ＭビットＶ
ＲＡＭが１６個必要となる。
ル（画素）、高さ１０２４ピクセル（画素）、３２ビッ
ト／ピクセル（フルカラー）で構成すると、１フレーム
に必要な容量は、１２８０×１０２４×３２＝１．２５
Ｍピクセル以上必要となり、メモリの容量は１Ｍピクセ
ル単位でしか増設しえないため、２Ｍピクセル必要とな
る。２Ｍピクセルの容量を得るためには、４ＭビットＶ
ＲＡＭが１６個必要となる。
【００１６】第１のフレームバッファ３８には、Ａ面と
Ｂ面とのどちらの画面を出力するかを選択するＡＢ面選
択値ＡＢ［０：３］が供給される。ＡＢ面選択値は、
「１」のときＡ面が選択され、「０」のときＢ面が選択
されるように設定される。Ａ面の画面が格納される第１
のフレームバッファ３８にはＡＢ面選択値がそのまま、
表示データを出力するためのシリアルポートを活性化す
るシリアルイネーブル信号として供給され、第２のフレ
ームバッファ３９にはＡＢ面選択値が反転回路４０によ
り反転されて表示データを出力するためのシリアルポー
トを活性化するシリアルイネーブル信号として供給され
る。このため、ＡＢ面選択値がＡ面を選択する「１」の
ときには、第１のフレームバッファ３８のシリアルイネ
ーブル信号は「１」となり、第２のフレームバッファ３
９のシリアルイネーブル信号は「０」となるため、第１
のフレームバッファ３８が選択されて、Ａ面の表示デー
タが出力回路３７に供給される。また、ＡＢ面選択値が
Ｂ面を選択する「０」のときには、第１のフレームバッ
ファ３８のシリアルイネーブル信号は「０」となり、第
２のフレームバッファ３９のシリアルイネーブル信号は
「１」となるため、第２のフレームバッファ３９が選択
されて、Ｂ面の表示データが出力回路３７に供給され
る。
Ｂ面とのどちらの画面を出力するかを選択するＡＢ面選
択値ＡＢ［０：３］が供給される。ＡＢ面選択値は、
「１」のときＡ面が選択され、「０」のときＢ面が選択
されるように設定される。Ａ面の画面が格納される第１
のフレームバッファ３８にはＡＢ面選択値がそのまま、
表示データを出力するためのシリアルポートを活性化す
るシリアルイネーブル信号として供給され、第２のフレ
ームバッファ３９にはＡＢ面選択値が反転回路４０によ
り反転されて表示データを出力するためのシリアルポー
トを活性化するシリアルイネーブル信号として供給され
る。このため、ＡＢ面選択値がＡ面を選択する「１」の
ときには、第１のフレームバッファ３８のシリアルイネ
ーブル信号は「１」となり、第２のフレームバッファ３
９のシリアルイネーブル信号は「０」となるため、第１
のフレームバッファ３８が選択されて、Ａ面の表示デー
タが出力回路３７に供給される。また、ＡＢ面選択値が
Ｂ面を選択する「０」のときには、第１のフレームバッ
ファ３８のシリアルイネーブル信号は「０」となり、第
２のフレームバッファ３９のシリアルイネーブル信号は
「１」となるため、第２のフレームバッファ３９が選択
されて、Ｂ面の表示データが出力回路３７に供給され
る。
【００１７】図１５に従来の一例の動作説明図を示す。
従来のフレームバッファでは、第１のフレームバッファ
３８と第２のフレームバッファ３９とは図１４に示すよ
うに同一のメモリ構造を有し、描画コントローラ３５か
ら供給される転送アドレスにより同一の位置にアクセス
する。すなわち、図１５に示すように転送アドレスの最
上位ビットが「０」のときには、第１、第２のメモリバ
ッファ３８、３９ともに、第１の記憶領域３８−１、３
９−１にアクセスされ、転送アドレスの最上位ビットが
「１」のときには、第１、第２のメモリバッファ３８、
３９ともに、第２の記憶領域３８−２、３９−２にアク
セスされる。
従来のフレームバッファでは、第１のフレームバッファ
３８と第２のフレームバッファ３９とは図１４に示すよ
うに同一のメモリ構造を有し、描画コントローラ３５か
ら供給される転送アドレスにより同一の位置にアクセス
する。すなわち、図１５に示すように転送アドレスの最
上位ビットが「０」のときには、第１、第２のメモリバ
ッファ３８、３９ともに、第１の記憶領域３８−１、３
９−１にアクセスされ、転送アドレスの最上位ビットが
「１」のときには、第１、第２のメモリバッファ３８、
３９ともに、第２の記憶領域３８−２、３９−２にアク
セスされる。
【００１８】
【発明が解決しようとする課題】しかるに、従来のフレ
ームバッファ装置は、現在ワークステーションなどで一
般に使用されている画面サイズが幅１２８０ピクセル、
高さ１０２４ピクセル、使用データが３２ビット／ピク
セルであるとすると、２画面に必要な容量は、 １２８０×１０２４×３２×２＝１０ＭＢｙｔｅ（２．
５Ｍピクセル）となるのに対し、１画面に４Ｍビットの
ＶＲＡＭを１６個用いた場合の容量は、 ４×１０２４×１０２４×１６×２＝１６ＭＢｙｔｅ
（４Ｍピクセル） となり、実際に必要な容量がフレームバッファ部に用意
された容量の約３／４程度となり、４ＭビットのＶＲＡ
Ｍ、８個分の容量が未使用状態とされる。
ームバッファ装置は、現在ワークステーションなどで一
般に使用されている画面サイズが幅１２８０ピクセル、
高さ１０２４ピクセル、使用データが３２ビット／ピク
セルであるとすると、２画面に必要な容量は、 １２８０×１０２４×３２×２＝１０ＭＢｙｔｅ（２．
５Ｍピクセル）となるのに対し、１画面に４Ｍビットの
ＶＲＡＭを１６個用いた場合の容量は、 ４×１０２４×１０２４×１６×２＝１６ＭＢｙｔｅ
（４Ｍピクセル） となり、実際に必要な容量がフレームバッファ部に用意
された容量の約３／４程度となり、４ＭビットのＶＲＡ
Ｍ、８個分の容量が未使用状態とされる。
【００１９】本発明は上記の点に鑑みてなされたもの
で、構成メモリ数を必要最小限にできる表示制御装置を
提供することを目的とする。
で、構成メモリ数を必要最小限にできる表示制御装置を
提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明の請求項１は、転
送アドレスに応じて分割された第１の格納領域、及び、
第２の格納領域を有し、選択信号に応じて選択され、該
転送アドレスに応じた格納位置から表示データを出力す
る第１の記憶手段と、転送アドレスに応じて分割された
第３の格納領域、及び、第４の格納領域を有し、選択信
号に応じて選択され、該転送アドレスに応じた格納位置
から表示データを出力する第２の記憶手段と、転送アド
レスに応じて分割された第５の格納領域、及び、第６の
格納領域を有し、選択信号に応じて選択され、該転送ア
ドレスに応じた格納位置から表示データを出力する第３
の記憶手段と、前記第１の格納領域と前記第４の格納領
域、前記第２の格納領域と前記第５の格納領域、前記第
３の格納領域と前記第６の格納領域とが同時にアクセス
されるように前記第１乃至第３の記憶手段に供給する転
送アドレスを制御し、前記第１の格納領域、前記第２の
格納領域、前記第３の格納領域からなる領域、又は、前
記第４の格納領域、前記第５の格納領域、前記第６の格
納領域からなるなる領域のいずれか一方が選択されるよ
うに前記選択信号を制御する制御手段とを有することを
特徴とする。
送アドレスに応じて分割された第１の格納領域、及び、
第２の格納領域を有し、選択信号に応じて選択され、該
転送アドレスに応じた格納位置から表示データを出力す
る第１の記憶手段と、転送アドレスに応じて分割された
第３の格納領域、及び、第４の格納領域を有し、選択信
号に応じて選択され、該転送アドレスに応じた格納位置
から表示データを出力する第２の記憶手段と、転送アド
レスに応じて分割された第５の格納領域、及び、第６の
格納領域を有し、選択信号に応じて選択され、該転送ア
ドレスに応じた格納位置から表示データを出力する第３
の記憶手段と、前記第１の格納領域と前記第４の格納領
域、前記第２の格納領域と前記第５の格納領域、前記第
３の格納領域と前記第６の格納領域とが同時にアクセス
されるように前記第１乃至第３の記憶手段に供給する転
送アドレスを制御し、前記第１の格納領域、前記第２の
格納領域、前記第３の格納領域からなる領域、又は、前
記第４の格納領域、前記第５の格納領域、前記第６の格
納領域からなるなる領域のいずれか一方が選択されるよ
うに前記選択信号を制御する制御手段とを有することを
特徴とする。
【００２１】請求項１によれば、第２の記憶手段を第１
の画面と第２の画面とで共用できるため、第１乃至第３
の記憶手段の容量を第１、第２の画面の容量の２／３程
度に設定し、第１の記憶手段と第３の記憶手段とを用い
て第１の画面を記憶でき、また、第２の記憶手段と第３
の記憶手段とを用いて第２の画面を記憶でき、したがっ
て、第１乃至第３の記憶手段で第１、第２の画面を構成
する表示データが記憶されない領域を低減することがで
き、したがって、メモリの使用効率を向上できる。
の画面と第２の画面とで共用できるため、第１乃至第３
の記憶手段の容量を第１、第２の画面の容量の２／３程
度に設定し、第１の記憶手段と第３の記憶手段とを用い
て第１の画面を記憶でき、また、第２の記憶手段と第３
の記憶手段とを用いて第２の画面を記憶でき、したがっ
て、第１乃至第３の記憶手段で第１、第２の画面を構成
する表示データが記憶されない領域を低減することがで
き、したがって、メモリの使用効率を向上できる。
【００２２】また、従来からある転送アドレス及び画面
選択信号に基づいて第１の記憶手段と第３の記憶手段と
に格納された第１の画面と第２の記憶手段と第３の記憶
手段とに格納された第２の画面とを選択的に出力できる
ため、第１乃至第３の記憶手段への第１、第２の画面を
構成する表示データの書き込み、読み出し後に表示デー
タに特別な操作をする必要がなく、データの取り扱いを
容易に行える。
選択信号に基づいて第１の記憶手段と第３の記憶手段と
に格納された第１の画面と第２の記憶手段と第３の記憶
手段とに格納された第２の画面とを選択的に出力できる
ため、第１乃至第３の記憶手段への第１、第２の画面を
構成する表示データの書き込み、読み出し後に表示デー
タに特別な操作をする必要がなく、データの取り扱いを
容易に行える。
【００２３】請求項２は、前記制御手段を、表示される
データの位置を検出する表示画素検出手段と、前記表示
画素検出手段により検出された位置に応じて前記第１乃
至第６の格納領域のいずれの領域から表示データを出力
するかを判断し、前記第１乃至第３の記憶手段に供給す
る転送アドレスを生成するアドレス生成手段とを有する
構成としてなる。
データの位置を検出する表示画素検出手段と、前記表示
画素検出手段により検出された位置に応じて前記第１乃
至第６の格納領域のいずれの領域から表示データを出力
するかを判断し、前記第１乃至第３の記憶手段に供給す
る転送アドレスを生成するアドレス生成手段とを有する
構成としてなる。
【００２４】請求項２によれば、現在表示位置を検出
し、アクセス位置に応じて第１乃至第３の格納領域のい
ずれにアクセス中かを判断することにより、第１の格納
領域と第４の格納領域、第２の格納領域と第５の格納領
域、第３の格納領域と第６の格納領域とが同時にアクセ
スされるように第１乃至第３の記憶手段に供給する転送
アドレスを制御できる。
し、アクセス位置に応じて第１乃至第３の格納領域のい
ずれにアクセス中かを判断することにより、第１の格納
領域と第４の格納領域、第２の格納領域と第５の格納領
域、第３の格納領域と第６の格納領域とが同時にアクセ
スされるように第１乃至第３の記憶手段に供給する転送
アドレスを制御できる。
【００２５】請求項３は、前記制御手段を、出力される
表示データの位置を検出する検出手段と、前記検出手段
により検出された位置と前記第１の格納領域、前記第２
の格納領域、前記第３の格納領域からなる領域、又は、
前記第４の格納領域、前記第５の格納領域、前記第６の
格納領域からなる領域のいずれかを指定する信号とに応
じて前記第１乃至第３の記憶手段に供給する選択信号を
生成する選択信号生成手段とを有する構成としてなる。
表示データの位置を検出する検出手段と、前記検出手段
により検出された位置と前記第１の格納領域、前記第２
の格納領域、前記第３の格納領域からなる領域、又は、
前記第４の格納領域、前記第５の格納領域、前記第６の
格納領域からなる領域のいずれかを指定する信号とに応
じて前記第１乃至第３の記憶手段に供給する選択信号を
生成する選択信号生成手段とを有する構成としてなる。
【００２６】請求項３によれば、第１の記憶手段に供給
する転送アドレスの所定のビットが一方の論理のとき
に、第２の記憶手段に供給する転送アドレスの所定ビッ
トを他方の論理にし、第１の記憶手段に供給する転送ア
ドレスの所定ビットが他方の論理のとき、第３の記憶手
段に供給する転送アドレスの所定ビットを一方の論理に
し、第２の記憶手段に供給する転送アドレスの所定ビッ
トが一方の論理のとき、第３の記憶手段に供給する転送
アドレスの所定ビットを他方の論理にすることにより、
第１の格納領域と第４の格納領域、第２の格納領域と第
５の格納領域、第３の格納領域と第６の格納領域とが同
時にアクセスされるように第１乃至第３の記憶手段に供
給する転送アドレスを制御できる。
する転送アドレスの所定のビットが一方の論理のとき
に、第２の記憶手段に供給する転送アドレスの所定ビッ
トを他方の論理にし、第１の記憶手段に供給する転送ア
ドレスの所定ビットが他方の論理のとき、第３の記憶手
段に供給する転送アドレスの所定ビットを一方の論理に
し、第２の記憶手段に供給する転送アドレスの所定ビッ
トが一方の論理のとき、第３の記憶手段に供給する転送
アドレスの所定ビットを他方の論理にすることにより、
第１の格納領域と第４の格納領域、第２の格納領域と第
５の格納領域、第３の格納領域と第６の格納領域とが同
時にアクセスされるように第１乃至第３の記憶手段に供
給する転送アドレスを制御できる。
【００２７】請求項４は、前記制御手段を、前記第１乃
至第３の記憶手段へのアクセス制御信号に応じて前記第
１乃至第３の記憶手段から表示データを出力するための
アクセスかを判断して、当該アクセスであると判断した
ときには、前記転送アドレスを前記第１乃至第３の記憶
手段に供給することを特徴とする。
至第３の記憶手段へのアクセス制御信号に応じて前記第
１乃至第３の記憶手段から表示データを出力するための
アクセスかを判断して、当該アクセスであると判断した
ときには、前記転送アドレスを前記第１乃至第３の記憶
手段に供給することを特徴とする。
【００２８】請求項４によれば、アクセス制御信号に応
じてアクセスを判別し、アクセス制御信号に応じた適切
なアクセスを実行できる。
じてアクセスを判別し、アクセス制御信号に応じた適切
なアクセスを実行できる。
【００２９】
【発明の実施の形態】図２に本発明の一実施例のブロッ
ク構成図を示す。本実施例のグラフィックス描画装置１
は、ホストコンピュータ２のバス３に接続されており、
ホストコンピュータ２からバス３を介して供給される画
像データを高速に展開して、表示装置４に供給する。
ク構成図を示す。本実施例のグラフィックス描画装置１
は、ホストコンピュータ２のバス３に接続されており、
ホストコンピュータ２からバス３を介して供給される画
像データを高速に展開して、表示装置４に供給する。
【００３０】図１に本発明の一実施例のグラフィックス
描画装置のブロック構成図を示す。グラフィックス描画
装置１は、ホストコンピュータ２から供給された画像デ
ータを展開する描画コントローラ５、描画コントローラ
５で展開された表示データを１フレームずつ２画面分格
納するフレームバッファ部６、フレームバッファ部６に
格納された表示データを表示装置４に出力する出力回路
部７から構成される。
描画装置のブロック構成図を示す。グラフィックス描画
装置１は、ホストコンピュータ２から供給された画像デ
ータを展開する描画コントローラ５、描画コントローラ
５で展開された表示データを１フレームずつ２画面分格
納するフレームバッファ部６、フレームバッファ部６に
格納された表示データを表示装置４に出力する出力回路
部７から構成される。
【００３１】描画コントローラ５は、例えば、３Ｄｌａ
ｂｓ社製ＧＬＩＮＴ３００ＳＸなどのグラフィックスチ
ップよりなり、ホストコンピュータ２にバス３を介して
に接続される。描画コントローラ５は、ホストコンピュ
ータ２からバス３を介して供給された画像データを展開
する。
ｂｓ社製ＧＬＩＮＴ３００ＳＸなどのグラフィックスチ
ップよりなり、ホストコンピュータ２にバス３を介して
に接続される。描画コントローラ５は、ホストコンピュ
ータ２からバス３を介して供給された画像データを展開
する。
【００３２】描画コントローラ５で展開された画像デー
タは、フレームバッファ部６に供給され、一時格納され
る。フレームバッファ部６は、Ａ面の表示データの一部
を記憶する第１のメモリブロック８、記憶領域が２つに
分割されており、一方にＡ面の表示データの残りの一部
を記憶し、他方にＢ面の表示データの残りの一部を記憶
する、Ａ面、Ｂ面共用の第２のメモリブロック９、Ｂ面
の表示データの一部を記憶する第３のメモリブロック１
０、第１乃至第３のメモリブロック８、９、１０に表示
データの読み出し時に供給する転送アドレス及び出力イ
ネーブル信号を描画コントローラ５から供給される転送
アドレス及びＡＢ選択値に応じてＡ面とＢ面とを合成し
た画面が読み出されるように制御する読出制御回路部１
１から構成される。
タは、フレームバッファ部６に供給され、一時格納され
る。フレームバッファ部６は、Ａ面の表示データの一部
を記憶する第１のメモリブロック８、記憶領域が２つに
分割されており、一方にＡ面の表示データの残りの一部
を記憶し、他方にＢ面の表示データの残りの一部を記憶
する、Ａ面、Ｂ面共用の第２のメモリブロック９、Ｂ面
の表示データの一部を記憶する第３のメモリブロック１
０、第１乃至第３のメモリブロック８、９、１０に表示
データの読み出し時に供給する転送アドレス及び出力イ
ネーブル信号を描画コントローラ５から供給される転送
アドレス及びＡＢ選択値に応じてＡ面とＢ面とを合成し
た画面が読み出されるように制御する読出制御回路部１
１から構成される。
【００３３】第１乃至第３のメモリブロック８、９、１
０は、全体で２４個の４Ｍ ＶＲＡＭ（Video RAM ）に
より画面サイズ１２８０×１０２４ドット、３２ビット
／ピクセルの画面を２画面格納できる、いわゆる、ダブ
ルバッファ構成とされている。使用できるＶＲＡＭとし
ては、例えば、テキサスインスツルメント社製ＴＭＳ５
５１６０等が挙げられる。
０は、全体で２４個の４Ｍ ＶＲＡＭ（Video RAM ）に
より画面サイズ１２８０×１０２４ドット、３２ビット
／ピクセルの画面を２画面格納できる、いわゆる、ダブ
ルバッファ構成とされている。使用できるＶＲＡＭとし
ては、例えば、テキサスインスツルメント社製ＴＭＳ５
５１６０等が挙げられる。
【００３４】第１乃至第３のメモリブロック８、９、１
０は、それぞれランダムポートのデータ幅が６４ビッ
ト、シリアルポートのデータ幅が１２８ビットになるよ
うに、ＶＲＡＭが配置されている。図３に本発明の一実
施例のＶＲＡＭの接続を説明するための図を示す。図３
（Ａ）は第１のメモリブロック８、図３（Ｂ）は第２の
メモリブロック９、図３（Ｃ）は第３のメモリブロック
１０のＶＲＡＭの接続を示す。
０は、それぞれランダムポートのデータ幅が６４ビッ
ト、シリアルポートのデータ幅が１２８ビットになるよ
うに、ＶＲＡＭが配置されている。図３に本発明の一実
施例のＶＲＡＭの接続を説明するための図を示す。図３
（Ａ）は第１のメモリブロック８、図３（Ｂ）は第２の
メモリブロック９、図３（Ｃ）は第３のメモリブロック
１０のＶＲＡＭの接続を示す。
【００３５】第１のメモリブロック８は、図３（Ａ）に
示すように８個のＶＲＡＭ８−１〜８−８から構成され
ている。第１のメモリブロック８のＲＡＭポートは、デ
ータ幅６４ビット構成で、４つのＶＲＡＭ８−１〜８−
４、８−５〜８−８の端子ＲＤ０〜ＲＤ６３で対応す
る。第１のメモリブロック８のＳＡＭポートは、データ
幅１２８ビット構成で、ＶＲＡＭ８−１〜８−８のＳＤ
０〜ＳＤ１２７で対応する。
示すように８個のＶＲＡＭ８−１〜８−８から構成され
ている。第１のメモリブロック８のＲＡＭポートは、デ
ータ幅６４ビット構成で、４つのＶＲＡＭ８−１〜８−
４、８−５〜８−８の端子ＲＤ０〜ＲＤ６３で対応す
る。第１のメモリブロック８のＳＡＭポートは、データ
幅１２８ビット構成で、ＶＲＡＭ８−１〜８−８のＳＤ
０〜ＳＤ１２７で対応する。
【００３６】第１のメモリブロック８は、６４ビットの
ランダムポートをバンクＢＡＮＫ０を構成する４個のＶ
ＲＡＭ８−１〜８−４の各１６ビット幅のランダムポー
トを並列に配置し、１６×４＝６４とするとともに、バ
ンクＢＡＮＫ１を構成する４個のＶＲＡＭ８−５〜８−
８の各１６ビット幅のランダムポートを並列に配置し、
１６×４＝６４とすることにより、２系統に構成され、
ライトイネーブル信号ＷＥ０、ＷＥ１によりバンクＢＡ
ＮＫ０とバンクＢＡＮＫ１とが識別され、６４ビット単
位で表示データの書き込みが行われる。
ランダムポートをバンクＢＡＮＫ０を構成する４個のＶ
ＲＡＭ８−１〜８−４の各１６ビット幅のランダムポー
トを並列に配置し、１６×４＝６４とするとともに、バ
ンクＢＡＮＫ１を構成する４個のＶＲＡＭ８−５〜８−
８の各１６ビット幅のランダムポートを並列に配置し、
１６×４＝６４とすることにより、２系統に構成され、
ライトイネーブル信号ＷＥ０、ＷＥ１によりバンクＢＡ
ＮＫ０とバンクＢＡＮＫ１とが識別され、６４ビット単
位で表示データの書き込みが行われる。
【００３７】また、第１のメモリブロック８は、１２８
ビットのシリアルポートを第１フレームバッファ８を構
成する８個のＶＲＡＭ８−１〜８−８の各１６ビット幅
のシリアルポート出力を連結し、１６×８＝１２８とす
ることにより実現している。８個のＶＲＡＭ８−１〜８
−８のシリアルポートからの出力は、第１のメモリブロ
ック８に供給される４ビットの第１のシリアルイネーブ
ル信号ＳＥ０により選択される。
ビットのシリアルポートを第１フレームバッファ８を構
成する８個のＶＲＡＭ８−１〜８−８の各１６ビット幅
のシリアルポート出力を連結し、１６×８＝１２８とす
ることにより実現している。８個のＶＲＡＭ８−１〜８
−８のシリアルポートからの出力は、第１のメモリブロ
ック８に供給される４ビットの第１のシリアルイネーブ
ル信号ＳＥ０により選択される。
【００３８】第１のメモリブロック８に供給される４ビ
ットの第１のシリアルイネーブル信号ＳＥ０は、１ビッ
ト目がシリアルデータＳＤ０〜ＳＤ１５及びＳＤ１６〜
ＳＤ３１を出力するＶＲＡＭのシリアルイネーブル端子
に供給され、２ビット目がシリアルデータＳＤ３２〜Ｓ
Ｄ４７及びＳＤ４８〜ＳＤ６３を出力するＶＲＡＭのシ
リアルイネーブル端子に供給され、３ビット目がシリア
ルデータＳＤ６４〜ＳＤ７９及びＳＤ８０〜ＳＤ９５を
出力するＶＲＡＭのシリアルイネーブル端子に供給さ
れ、４ビット目がシリアルデータＳＤ９６〜ＳＤ１１１
及びＳＤ１１２〜ＳＤ１２７を出力するＶＲＡＭのシリ
アルイネーブル端子に供給される。
ットの第１のシリアルイネーブル信号ＳＥ０は、１ビッ
ト目がシリアルデータＳＤ０〜ＳＤ１５及びＳＤ１６〜
ＳＤ３１を出力するＶＲＡＭのシリアルイネーブル端子
に供給され、２ビット目がシリアルデータＳＤ３２〜Ｓ
Ｄ４７及びＳＤ４８〜ＳＤ６３を出力するＶＲＡＭのシ
リアルイネーブル端子に供給され、３ビット目がシリア
ルデータＳＤ６４〜ＳＤ７９及びＳＤ８０〜ＳＤ９５を
出力するＶＲＡＭのシリアルイネーブル端子に供給さ
れ、４ビット目がシリアルデータＳＤ９６〜ＳＤ１１１
及びＳＤ１１２〜ＳＤ１２７を出力するＶＲＡＭのシリ
アルイネーブル端子に供給される。
【００３９】第２のメモリブロック９は、図３（Ｂ）に
示すように８個のＶＲＡＭ９−１〜９−８から構成され
ている。２つのＶＲＡＭ９−１、９−２が同一のシリア
ルイネーブル信号ＳＥ１［０］によりシリアルポートが
選択され、他の２つのＶＲＡＭ９−３、９−４が同一の
シリアルイネーブル信号ＳＥ１［１］によりシリアルポ
ートが選択され、シリアルポートから表示データが出力
される構成とされている。
示すように８個のＶＲＡＭ９−１〜９−８から構成され
ている。２つのＶＲＡＭ９−１、９−２が同一のシリア
ルイネーブル信号ＳＥ１［０］によりシリアルポートが
選択され、他の２つのＶＲＡＭ９−３、９−４が同一の
シリアルイネーブル信号ＳＥ１［１］によりシリアルポ
ートが選択され、シリアルポートから表示データが出力
される構成とされている。
【００４０】２つのＶＲＡＭ９−５、９−６は、同一の
シリアルイネーブル信号ＳＥ１［２］によりシリアルポ
ートが選択され、他の２つのＶＲＡＭ９−７、９−８が
同一のシリアルイネーブル信号ＳＥ１［３］によりシリ
アルポートが選択され、シリアルポートから表示データ
が出力される構成とされている。
シリアルイネーブル信号ＳＥ１［２］によりシリアルポ
ートが選択され、他の２つのＶＲＡＭ９−７、９−８が
同一のシリアルイネーブル信号ＳＥ１［３］によりシリ
アルポートが選択され、シリアルポートから表示データ
が出力される構成とされている。
【００４１】第２のメモリブロック９は、６４ビットの
ランダムポートをバンクＢＡＮＫ０を構成する４個のＶ
ＲＡＭ９−１〜９−４の各１６ビット幅のランダムポー
トを並列に配置し、１６×４＝６４とするとともに、バ
ンクＢＡＮＫ１を構成する４個のＶＲＡＭ９−５〜９−
８の各１６ビット幅のランダムポートを並列に配置し、
１６×４＝６４とすることにより、２系統有し、ライト
イネーブル信号ＷＥ２、ＷＥ３によりバンクＢＡＮＫ０
とバンクＢＡＮＫ１とが識別され、６４ビット単位で表
示データの書き込みが行われる。
ランダムポートをバンクＢＡＮＫ０を構成する４個のＶ
ＲＡＭ９−１〜９−４の各１６ビット幅のランダムポー
トを並列に配置し、１６×４＝６４とするとともに、バ
ンクＢＡＮＫ１を構成する４個のＶＲＡＭ９−５〜９−
８の各１６ビット幅のランダムポートを並列に配置し、
１６×４＝６４とすることにより、２系統有し、ライト
イネーブル信号ＷＥ２、ＷＥ３によりバンクＢＡＮＫ０
とバンクＢＡＮＫ１とが識別され、６４ビット単位で表
示データの書き込みが行われる。
【００４２】また、第２のメモリブロック９は、１２８
ビットのシリアルポートを第１フレームバッファ８を構
成する８個のＶＲＡＭ１０−１〜１０−８の各１６ビッ
ト幅のシリアルポート出力を連結し、１６×８＝１２８
とすることにより実現している。８個のＶＲＡＭ９−１
〜９−８のシリアルポートからの出力は、第３のメモリ
ブロック９に供給される４ビットの第２のシリアルイネ
ーブル信号ＳＥ１により選択される。
ビットのシリアルポートを第１フレームバッファ８を構
成する８個のＶＲＡＭ１０−１〜１０−８の各１６ビッ
ト幅のシリアルポート出力を連結し、１６×８＝１２８
とすることにより実現している。８個のＶＲＡＭ９−１
〜９−８のシリアルポートからの出力は、第３のメモリ
ブロック９に供給される４ビットの第２のシリアルイネ
ーブル信号ＳＥ１により選択される。
【００４３】第２のメモリブロック９に供給された第２
のシリアルイネーブル信号ＳＥ１は、１ビット目がシリ
アルデータＳＤ０〜ＳＤ１５及びＳＤ１６〜ＳＤ３１を
出力するＶＲＡＭのシリアルイネーブル端子に供給さ
れ、２ビット目がシリアルデータＳＤ３２〜ＳＤ４７及
びＳＤ４８〜ＳＤ６３を出力するＶＲＡＭのシリアルイ
ネーブル端子に供給され、３ビット目がシリアルデータ
ＳＤ６４〜ＳＤ７９及びＳＤ８０〜ＳＤ９５を出力する
ＶＲＡＭのシリアルイネーブル端子に供給され、４ビッ
ト目がシリアルデータＳＤ９６〜ＳＤ１１１及びＳＤ１
１２〜ＳＤ１２７を出力するＶＲＡＭのシリアルイネー
ブル端子に供給される。
のシリアルイネーブル信号ＳＥ１は、１ビット目がシリ
アルデータＳＤ０〜ＳＤ１５及びＳＤ１６〜ＳＤ３１を
出力するＶＲＡＭのシリアルイネーブル端子に供給さ
れ、２ビット目がシリアルデータＳＤ３２〜ＳＤ４７及
びＳＤ４８〜ＳＤ６３を出力するＶＲＡＭのシリアルイ
ネーブル端子に供給され、３ビット目がシリアルデータ
ＳＤ６４〜ＳＤ７９及びＳＤ８０〜ＳＤ９５を出力する
ＶＲＡＭのシリアルイネーブル端子に供給され、４ビッ
ト目がシリアルデータＳＤ９６〜ＳＤ１１１及びＳＤ１
１２〜ＳＤ１２７を出力するＶＲＡＭのシリアルイネー
ブル端子に供給される。
【００４４】第３のメモリブロック１０は、図３（Ｃ）
に示すように８個のＶＲＡＭ１０−１〜１０−８から構
成されている。２つのＶＲＡＭ１０−１、１０−２が同
一のシリアルイネーブル信号ＳＥ２［０］によりシリア
ルポートが選択され、他の２つのＶＲＡＭ１０−３、１
０−４が同一のシリアルイネーブル信号ＳＥ２［１］に
よりシリアルポートが選択され、シリアルポートから表
示データが出力される構成とされている。
に示すように８個のＶＲＡＭ１０−１〜１０−８から構
成されている。２つのＶＲＡＭ１０−１、１０−２が同
一のシリアルイネーブル信号ＳＥ２［０］によりシリア
ルポートが選択され、他の２つのＶＲＡＭ１０−３、１
０−４が同一のシリアルイネーブル信号ＳＥ２［１］に
よりシリアルポートが選択され、シリアルポートから表
示データが出力される構成とされている。
【００４５】また、２つのＶＲＡＭ１０−５、１０−６
は同一のシリアルイネーブル信号ＳＥ２［２］によりシ
リアルポートが選択され、他の２つのＶＲＡＭ１０−
７、１０−８が同一のシリアルイネーブル信号ＳＥ２
［３］によりシリアルポートが選択され、シリアルポー
トから表示データが出力される構成とされている。
は同一のシリアルイネーブル信号ＳＥ２［２］によりシ
リアルポートが選択され、他の２つのＶＲＡＭ１０−
７、１０−８が同一のシリアルイネーブル信号ＳＥ２
［３］によりシリアルポートが選択され、シリアルポー
トから表示データが出力される構成とされている。
【００４６】第３のメモリブロック１０は、６４ビット
のランダムポートを４個のＶＲＡＭ１０−１〜１０−４
の各１６ビット幅のランダムポートを並列に配置し、１
６×４＝６４とするとともに、バンクＢＡＮＫ１を構成
する４個のＶＲＡＭ１０−５〜１０−８の各１６ビット
幅のランダムポートを並列に配置し、１６×４＝６４と
することにより、２系統で構成され、６４ビット単位で
表示データの書き込みが行われる。
のランダムポートを４個のＶＲＡＭ１０−１〜１０−４
の各１６ビット幅のランダムポートを並列に配置し、１
６×４＝６４とするとともに、バンクＢＡＮＫ１を構成
する４個のＶＲＡＭ１０−５〜１０−８の各１６ビット
幅のランダムポートを並列に配置し、１６×４＝６４と
することにより、２系統で構成され、６４ビット単位で
表示データの書き込みが行われる。
【００４７】また、第３のメモリブロック１０は、１２
８ビットのシリアルポートを第１フレームバッファ８を
構成する８個のＶＲＡＭ１０−１〜１０−８の各１６ビ
ット幅のシリアルポート出力を連結し、１６×８＝１２
８とすることにより実現している。８個のＶＲＡＭ１０
−１〜１０−８のシリアルポートからの出力は、第３の
メモリブロック１０に供給される４ビットの第３のシリ
アルイネーブル信号ＳＥ２により選択される。
８ビットのシリアルポートを第１フレームバッファ８を
構成する８個のＶＲＡＭ１０−１〜１０−８の各１６ビ
ット幅のシリアルポート出力を連結し、１６×８＝１２
８とすることにより実現している。８個のＶＲＡＭ１０
−１〜１０−８のシリアルポートからの出力は、第３の
メモリブロック１０に供給される４ビットの第３のシリ
アルイネーブル信号ＳＥ２により選択される。
【００４８】また、第３のメモリブロック１０に供給さ
れた第３のシリアルイネーブル信号ＳＥ２は、１ビット
目がシリアルデータＳＤ０〜ＳＤ１５及びＳＤ１６〜Ｓ
Ｄ３１を出力するＶＲＡＭのシリアルイネーブル端子に
供給され、２ビット目がシリアルデータＳＤ３２〜ＳＤ
４７及びＳＤ４８〜ＳＤ６３を出力するＶＲＡＭのシリ
アルイネーブル端子に供給され、３ビット目がシリアル
データＳＤ６４〜ＳＤ７９及びＳＤ８０〜ＳＤ９５を出
力するＶＲＡＭのシリアルイネーブル端子に供給され、
４ビット目がシリアルデータＳＤ９６〜ＳＤ１１１及び
ＳＤ１１２〜ＳＤ１２７を出力するＶＲＡＭのシリアル
イネーブル端子に供給される。
れた第３のシリアルイネーブル信号ＳＥ２は、１ビット
目がシリアルデータＳＤ０〜ＳＤ１５及びＳＤ１６〜Ｓ
Ｄ３１を出力するＶＲＡＭのシリアルイネーブル端子に
供給され、２ビット目がシリアルデータＳＤ３２〜ＳＤ
４７及びＳＤ４８〜ＳＤ６３を出力するＶＲＡＭのシリ
アルイネーブル端子に供給され、３ビット目がシリアル
データＳＤ６４〜ＳＤ７９及びＳＤ８０〜ＳＤ９５を出
力するＶＲＡＭのシリアルイネーブル端子に供給され、
４ビット目がシリアルデータＳＤ９６〜ＳＤ１１１及び
ＳＤ１１２〜ＳＤ１２７を出力するＶＲＡＭのシリアル
イネーブル端子に供給される。
【００４９】ここで、第１乃至第３のメモリブロック
８、９、１０に供給されるシリアルイネーブル信号ＳＥ
０［０：３］、ＳＥ１［０：３］、ＳＥ２［０：３］、
及び、転送アドレス信号ＡＤＲは読出制御回路部１１か
ら供給される。読出制御回路部１１から供給される転送
アドレスＡＤＲ、及び、シリアルイネーブル信号ＳＥ０
［０：３］、ＳＥ１［０：３］、ＳＥ２［０：３］によ
り第１乃至第３の３つのフレームバッファ８、９、１０
が２画面（Ａ面、Ｂ面）分の記憶領域に分けられる。
８、９、１０に供給されるシリアルイネーブル信号ＳＥ
０［０：３］、ＳＥ１［０：３］、ＳＥ２［０：３］、
及び、転送アドレス信号ＡＤＲは読出制御回路部１１か
ら供給される。読出制御回路部１１から供給される転送
アドレスＡＤＲ、及び、シリアルイネーブル信号ＳＥ０
［０：３］、ＳＥ１［０：３］、ＳＥ２［０：３］によ
り第１乃至第３の３つのフレームバッファ８、９、１０
が２画面（Ａ面、Ｂ面）分の記憶領域に分けられる。
【００５０】図４に本発明の一実施例のフレームバッフ
ァ部のメモリ構成図を示す。第１のメモリブロック８
は、転送アドレスの最上位ビットＡＤＲ８の値により記
憶領域Ａ０、Ａ１に分離される。また、第２のメモリブ
ロック９は、転送アドレスの最上位ビットＡＤＲ８の値
により記憶領域Ａ２、Ｂ０に分離される。さらに、第３
のメモリブロック１０は、転送アドレスの最上位ビット
ＡＤＲ８の値により記憶領域Ｂ１、Ｂ２に分離される。
ァ部のメモリ構成図を示す。第１のメモリブロック８
は、転送アドレスの最上位ビットＡＤＲ８の値により記
憶領域Ａ０、Ａ１に分離される。また、第２のメモリブ
ロック９は、転送アドレスの最上位ビットＡＤＲ８の値
により記憶領域Ａ２、Ｂ０に分離される。さらに、第３
のメモリブロック１０は、転送アドレスの最上位ビット
ＡＤＲ８の値により記憶領域Ｂ１、Ｂ２に分離される。
【００５１】Ａ面は、第１のメモリブロック８の記憶領
域Ａ０、Ａ１、及び、第２のメモリブロック９の記憶領
域Ａ２から構成される。また、Ｂ面は、第２のメモリブ
ロック９の記憶領域Ｂ０、及び、第３のメモリブロック
１０の記憶領域Ｂ１、Ｂ２から構成される。
域Ａ０、Ａ１、及び、第２のメモリブロック９の記憶領
域Ａ２から構成される。また、Ｂ面は、第２のメモリブ
ロック９の記憶領域Ｂ０、及び、第３のメモリブロック
１０の記憶領域Ｂ１、Ｂ２から構成される。
【００５２】上記のように第１乃至第３の３つのフレー
ムバッファ８、９、１０をＡ面、Ｂ面、２面に振り分け
るために、読出制御回路部１１により転送アドレスＡＤ
Ｒ、及び、シリアルイネーブル信号ＳＥ０〜ＳＥ２が生
成される。読出制御回路部１１は、１ピクセルを出力す
るタイミングに応じた周期のピクセルクロックを発生す
るクロックジェネレータ１２、フレームバッファ部６に
格納された２画面のうちどちらの画面を選択するかをピ
クセル毎に設定するＡＢ面選択値が格納されたＡＢ面選
択値格納バッファ１３、描画コントローラ５からフレー
ムバッファ部６に格納された表示データを読み出すとき
に供給されるローアドレスストローブ信号ＲＡＳ、アウ
トプットイネーブル信号ＯＥ、転送アドレスＡＤＲ８、
描画画面に同期したブランキング信号及び垂直同期信号
が供給され、クロックジェネレータ１２からピクセルク
ロックが供給され、ＡＢ面選択値格納バッファ１３から
ＡＢ面選択値ＡＢ［０：３］が供給され、転送アドレス
信号ＡＤＲ８−０、ＡＤＲ８−１、ＡＤＲ８−２、及
び、シリアルイネーブル信号ＳＥ０［０：３］、ＳＥ１
［０：３］、ＳＥ２［０：３］を生成する制御回路１４
から構成される。
ムバッファ８、９、１０をＡ面、Ｂ面、２面に振り分け
るために、読出制御回路部１１により転送アドレスＡＤ
Ｒ、及び、シリアルイネーブル信号ＳＥ０〜ＳＥ２が生
成される。読出制御回路部１１は、１ピクセルを出力す
るタイミングに応じた周期のピクセルクロックを発生す
るクロックジェネレータ１２、フレームバッファ部６に
格納された２画面のうちどちらの画面を選択するかをピ
クセル毎に設定するＡＢ面選択値が格納されたＡＢ面選
択値格納バッファ１３、描画コントローラ５からフレー
ムバッファ部６に格納された表示データを読み出すとき
に供給されるローアドレスストローブ信号ＲＡＳ、アウ
トプットイネーブル信号ＯＥ、転送アドレスＡＤＲ８、
描画画面に同期したブランキング信号及び垂直同期信号
が供給され、クロックジェネレータ１２からピクセルク
ロックが供給され、ＡＢ面選択値格納バッファ１３から
ＡＢ面選択値ＡＢ［０：３］が供給され、転送アドレス
信号ＡＤＲ８−０、ＡＤＲ８−１、ＡＤＲ８−２、及
び、シリアルイネーブル信号ＳＥ０［０：３］、ＳＥ１
［０：３］、ＳＥ２［０：３］を生成する制御回路１４
から構成される。
【００５３】なお、上記転送アドレス信号ＡＤＲ８−
０、ＡＤＲ８−１、ＡＤＲ８−２が特許請求の範囲の転
送アドレスに相当し、シリアルイネーブル信号ＳＥ０
［０：３］、ＳＥ１［０：３］、ＳＥ２［０：３］が特
許請求の範囲の選択信号に相当する。
０、ＡＤＲ８−１、ＡＤＲ８−２が特許請求の範囲の転
送アドレスに相当し、シリアルイネーブル信号ＳＥ０
［０：３］、ＳＥ１［０：３］、ＳＥ２［０：３］が特
許請求の範囲の選択信号に相当する。
【００５４】図５に本発明の一実施例の制御回路のブロ
ック構成図を示す。制御回路１４は、クロックジェネレ
ータ１２からピクセルクロックが供給され、描画コント
ローラ５からブランキング信号及び垂直同期信号が供給
され、垂直同期信号に応じてリセットし、ピクセルクロ
ックをカウントすることにより表示ピクセル位置を示す
カウント値を出力する表示ピクセルカウンタ１５、ＡＢ
面選択値格納バッファ１３からＡＢ面選択値が供給さ
れ、表示ピクセルカウンタ１５からカウント値が供給さ
れ、シリアルイネーブル信号ＳＥ０、ＳＥ１、ＳＥ２を
生成するシリアルイネーブル生成回路１６、描画コント
ローラ５から転送アドレスの最上位ビットＡＤＲ８が供
給され、表示ピクセルカウンタ１５から現在の表示デー
タの出力位置を示すカウント値が供給され、転送アドレ
スＡＤＲ８の最上位ビットを表示ピクセルカウンタ１５
のカウント値に応じて制御した転送アドレスの最上位ビ
ットＡＤＲ８−０、ＡＤＲ８−１、ＡＤＲ８−２を生成
するアドレス生成回路１７、描画コントローラ５からロ
ーアドレスストローブ信号ＲＡＳ、及び、アウトプット
イネーブル信号ＯＥが供給され、ローアドレスストロー
ブ信号ＲＡＳ、及び、アウトプットイネーブル信号ＯＥ
からアドレス生成回路１７で生成された転送アドレスＡ
ＤＲ８−０、ＡＤＲ８−１、ＡＤＲ８−２の出力出力す
るタイミングを制御する転送タイミング検出信号ＸＦＥ
Ｒを生成し、アドレス生成回路１７に供給するＤラッチ
１８から構成される。
ック構成図を示す。制御回路１４は、クロックジェネレ
ータ１２からピクセルクロックが供給され、描画コント
ローラ５からブランキング信号及び垂直同期信号が供給
され、垂直同期信号に応じてリセットし、ピクセルクロ
ックをカウントすることにより表示ピクセル位置を示す
カウント値を出力する表示ピクセルカウンタ１５、ＡＢ
面選択値格納バッファ１３からＡＢ面選択値が供給さ
れ、表示ピクセルカウンタ１５からカウント値が供給さ
れ、シリアルイネーブル信号ＳＥ０、ＳＥ１、ＳＥ２を
生成するシリアルイネーブル生成回路１６、描画コント
ローラ５から転送アドレスの最上位ビットＡＤＲ８が供
給され、表示ピクセルカウンタ１５から現在の表示デー
タの出力位置を示すカウント値が供給され、転送アドレ
スＡＤＲ８の最上位ビットを表示ピクセルカウンタ１５
のカウント値に応じて制御した転送アドレスの最上位ビ
ットＡＤＲ８−０、ＡＤＲ８−１、ＡＤＲ８−２を生成
するアドレス生成回路１７、描画コントローラ５からロ
ーアドレスストローブ信号ＲＡＳ、及び、アウトプット
イネーブル信号ＯＥが供給され、ローアドレスストロー
ブ信号ＲＡＳ、及び、アウトプットイネーブル信号ＯＥ
からアドレス生成回路１７で生成された転送アドレスＡ
ＤＲ８−０、ＡＤＲ８−１、ＡＤＲ８−２の出力出力す
るタイミングを制御する転送タイミング検出信号ＸＦＥ
Ｒを生成し、アドレス生成回路１７に供給するＤラッチ
１８から構成される。
【００５５】表示ピクセルカウンタ１５は、特許請求の
範囲の検出手段に相当し、クロックジェネレータ１２か
ら供給されるピクセルクロックをカウントし、垂直同期
信号によりリセットされる。ピクセルクロックは、１画
素分の表示データが出力されるタイミングのクロック
で、ブランキング信号は、画面の開始位置で立ち上がる
信号である。
範囲の検出手段に相当し、クロックジェネレータ１２か
ら供給されるピクセルクロックをカウントし、垂直同期
信号によりリセットされる。ピクセルクロックは、１画
素分の表示データが出力されるタイミングのクロック
で、ブランキング信号は、画面の開始位置で立ち上がる
信号である。
【００５６】このため、表示ピクセルカウンタ１５のカ
ウント値は、画面の左上から順にピクセルをカウントし
た値を示し、表示ピクセルの位置を示すことになる。表
示ピクセルカウンタ１５のカウント値Ｑは、シリアルイ
ネーブル生成回路１６、及び、アドレス生成回路１７に
供給される。
ウント値は、画面の左上から順にピクセルをカウントし
た値を示し、表示ピクセルの位置を示すことになる。表
示ピクセルカウンタ１５のカウント値Ｑは、シリアルイ
ネーブル生成回路１６、及び、アドレス生成回路１７に
供給される。
【００５７】シリアルイネーブル生成回路１６は、特許
請求の範囲の選択信号生成手段に相当し、表示ピクセル
カウンタ１５のカウント値Ｑの他にＡＢ面選択値格納バ
ッファ１３からＡＢ面選択値が供給される。シリアルイ
ネーブル生成回路１６では、表示ピクセルカウンタ１５
のカウント値Ｑの１９ビット目の値Ｑ19、２０ビット目
の値Ｑ20の他にＡＢ面選択値格納バッファ１３からＡＢ
面選択値ＡＢ［０：３］を下記に示す論理式に代入する
ことにより第１のメモリブロック８に供給するシリアル
イネーブル信号ＳＥ０、第２のメモリブロック９に供給
するシリアルイネーブル信号ＳＥ１、第３のメモリブロ
ック１０に供給するシリアルイネーブル信号ＳＥ２が生
成される。
請求の範囲の選択信号生成手段に相当し、表示ピクセル
カウンタ１５のカウント値Ｑの他にＡＢ面選択値格納バ
ッファ１３からＡＢ面選択値が供給される。シリアルイ
ネーブル生成回路１６では、表示ピクセルカウンタ１５
のカウント値Ｑの１９ビット目の値Ｑ19、２０ビット目
の値Ｑ20の他にＡＢ面選択値格納バッファ１３からＡＢ
面選択値ＡＢ［０：３］を下記に示す論理式に代入する
ことにより第１のメモリブロック８に供給するシリアル
イネーブル信号ＳＥ０、第２のメモリブロック９に供給
するシリアルイネーブル信号ＳＥ１、第３のメモリブロ
ック１０に供給するシリアルイネーブル信号ＳＥ２が生
成される。
【００５８】なお、第１のメモリブロック８に供給され
るシリアルイネーブル信号ＳＥ０は、ＳＥ０［０］〜Ｓ
Ｅ０［３］からなる４ビットの信号として生成され、第
１のメモリブロック８に供給され、第２のメモリブロッ
ク９に供給されるシリアルイネーブル信号ＳＥ１は、Ｓ
Ｅ１［０］〜ＳＥ１［３］からなる４ビットの信号とし
て生成され、第２のメモリブロック９に供給され、第３
のメモリブロック１０に供給されるシリアルイネーブル
信号ＳＥ２は、ＳＥ２［０］〜ＳＥ２［３］からなる４
ビットの信号として生成され、第３のメモリブロック１
０に供給される。
るシリアルイネーブル信号ＳＥ０は、ＳＥ０［０］〜Ｓ
Ｅ０［３］からなる４ビットの信号として生成され、第
１のメモリブロック８に供給され、第２のメモリブロッ
ク９に供給されるシリアルイネーブル信号ＳＥ１は、Ｓ
Ｅ１［０］〜ＳＥ１［３］からなる４ビットの信号とし
て生成され、第２のメモリブロック９に供給され、第３
のメモリブロック１０に供給されるシリアルイネーブル
信号ＳＥ２は、ＳＥ２［０］〜ＳＥ２［３］からなる４
ビットの信号として生成され、第３のメモリブロック１
０に供給される。
【００５９】以下に、シリアルイネーブル信号ＳＥ０
［０］〜ＳＥ０［３］、ＳＥ１［０］〜ＳＥ１［３］、
ＳＥ２［０］〜ＳＥ２［３］、ＳＥ３［０］〜ＳＥ３
［３］を求める論理式を示す。 ＳＥ０［０］＝ＡＢ［０］＋Ｑ20＋／RESET ＳＥ０［１］＝ＡＢ［１］＋Ｑ20＋／RESET ＳＥ０［２］＝ＡＢ［２］＋Ｑ20＋／RESET ＳＥ０［３］＝ＡＢ［３］＋Ｑ20＋／RESET ＳＥ１［０］＝／（ＡＢ［０］＊／Ｑ20＊／Ｑ19） ＊／（ＡＢ［０］＊Ｑ20＊／Ｑ19）＋／RESET ＳＥ１［１］＝／（ＡＢ［１］＊／Ｑ20＊／Ｑ19） ＊／（ＡＢ［１］＊Ｑ20＊／Ｑ19）＋／RESET ＳＥ１［２］＝／（ＡＢ［２］＊／Ｑ20＊／Ｑ19） ＊／（ＡＢ［２］＊Ｑ20＊／Ｑ19）＋／RESET ＳＥ１［３］＝／（ＡＢ［３］＊／Ｑ20＊／Ｑ19） ＊／（ＡＢ［３］＊Ｑ20＊／Ｑ19）＋／RESET ＳＥ２［０］＝／ＡＢ［０］＋（／Ｑ20＊／Ｑ19）＋／RESET ＳＥ２［１］＝／ＡＢ［１］＋（／Ｑ20＊／Ｑ19）＋／RESET ＳＥ２［２］＝／ＡＢ［２］＋（／Ｑ20＊／Ｑ19）＋／RESET ＳＥ２［３］＝／ＡＢ［３］＋（／Ｑ20＊／Ｑ19）＋／RESET シリアルイネーブル回路１６には、上記論理式を満足す
る論理回路が形成されている。
［０］〜ＳＥ０［３］、ＳＥ１［０］〜ＳＥ１［３］、
ＳＥ２［０］〜ＳＥ２［３］、ＳＥ３［０］〜ＳＥ３
［３］を求める論理式を示す。 ＳＥ０［０］＝ＡＢ［０］＋Ｑ20＋／RESET ＳＥ０［１］＝ＡＢ［１］＋Ｑ20＋／RESET ＳＥ０［２］＝ＡＢ［２］＋Ｑ20＋／RESET ＳＥ０［３］＝ＡＢ［３］＋Ｑ20＋／RESET ＳＥ１［０］＝／（ＡＢ［０］＊／Ｑ20＊／Ｑ19） ＊／（ＡＢ［０］＊Ｑ20＊／Ｑ19）＋／RESET ＳＥ１［１］＝／（ＡＢ［１］＊／Ｑ20＊／Ｑ19） ＊／（ＡＢ［１］＊Ｑ20＊／Ｑ19）＋／RESET ＳＥ１［２］＝／（ＡＢ［２］＊／Ｑ20＊／Ｑ19） ＊／（ＡＢ［２］＊Ｑ20＊／Ｑ19）＋／RESET ＳＥ１［３］＝／（ＡＢ［３］＊／Ｑ20＊／Ｑ19） ＊／（ＡＢ［３］＊Ｑ20＊／Ｑ19）＋／RESET ＳＥ２［０］＝／ＡＢ［０］＋（／Ｑ20＊／Ｑ19）＋／RESET ＳＥ２［１］＝／ＡＢ［１］＋（／Ｑ20＊／Ｑ19）＋／RESET ＳＥ２［２］＝／ＡＢ［２］＋（／Ｑ20＊／Ｑ19）＋／RESET ＳＥ２［３］＝／ＡＢ［３］＋（／Ｑ20＊／Ｑ19）＋／RESET シリアルイネーブル回路１６には、上記論理式を満足す
る論理回路が形成されている。
【００６０】図６に本発明の一実施例の制御回路のシリ
アルイネーブル信号生成時のタイミングチャートを示
す。図６（Ａ）はクロックジェネレータ１２で発生され
るピクセルクロック、図６（Ｂ）は描画コントローラ５
から供給されるブランキング信号、図６（Ｃ）はＡＢ面
選択値ＡＢ［０］、図６（Ｄ）は表示ピクセルカウンタ
１５のカウント値の２０ビット目の値Ｑ20、図６（Ｅ）
は表示ピクセルカウンタ１５のカウント値の１９ビット
目の値Ｑ19、図６（Ｆ）はシリアルイネーブル信号ＳＥ
０［０］、図６（Ｇ）はシリアルイネーブル信号ＳＥ１
［０］、図６（Ｈ）はシリアルイネーブル信号ＳＥ２
［０］のタイミングを示す。
アルイネーブル信号生成時のタイミングチャートを示
す。図６（Ａ）はクロックジェネレータ１２で発生され
るピクセルクロック、図６（Ｂ）は描画コントローラ５
から供給されるブランキング信号、図６（Ｃ）はＡＢ面
選択値ＡＢ［０］、図６（Ｄ）は表示ピクセルカウンタ
１５のカウント値の２０ビット目の値Ｑ20、図６（Ｅ）
は表示ピクセルカウンタ１５のカウント値の１９ビット
目の値Ｑ19、図６（Ｆ）はシリアルイネーブル信号ＳＥ
０［０］、図６（Ｇ）はシリアルイネーブル信号ＳＥ１
［０］、図６（Ｈ）はシリアルイネーブル信号ＳＥ２
［０］のタイミングを示す。
【００６１】図６（Ｆ）〜（Ｈ）に示すようにシリアル
イネーブル信号ＳＥ０［０］、ＳＥ１［０］、ＳＥ２
［０］はブランキング信号がハイレベルの期間に図６
（Ｄ）に示す表示ピクセルカウンタ１５のカウント値の
２０ビット目の値Ｑ20、及び、図６（Ｅ）に示す表示ピ
クセルカウンタ１５のカウント値の１９ビット目の値Ｑ
19に応じて上記式に応じて生成される。
イネーブル信号ＳＥ０［０］、ＳＥ１［０］、ＳＥ２
［０］はブランキング信号がハイレベルの期間に図６
（Ｄ）に示す表示ピクセルカウンタ１５のカウント値の
２０ビット目の値Ｑ20、及び、図６（Ｅ）に示す表示ピ
クセルカウンタ１５のカウント値の１９ビット目の値Ｑ
19に応じて上記式に応じて生成される。
【００６２】図７に本発明の一実施例の制御回路の転送
アドレス生成時のタイミングチャートを示す。図７
（Ａ）はローアドレスイネーブル信号、図７（Ｂ）はカ
ラムアドレスイネーブル信号、図７（Ｃ）はライトイネ
ーブル信号、図７（Ｄ）はアウトプットイネーブル信
号、図７（Ｅ）は表示ピクセルカウンタ１５のカウント
値の２０ビット目の値Ｑ20、図７（Ｆ）は表示ピクセル
カウンタ１５のカウント値の１９ビット目の値Ｑ19、図
７（Ｇ）はＤラッチ１８の出力である転送タイミング検
出信号ＸＦＥＲ、図７（Ｈ）は描画コントローラ５から
供給されるアドレスＡＤＲ８、図７（Ｉ）はアドレス生
成回路１７から第１のメモリブロック８に供給される転
送アドレスＡＤＲ８−０、図７（Ｊ）はアドレス生成回
路１７から第２のメモリブロック９に供給される転送ア
ドレスＡＤＲ８−１、図７（Ｋ）はアドレス生成回路１
７から第３のメモリブロック１０に供給される転送アド
レスＡＤＲ８−２のタイミングを示す。
アドレス生成時のタイミングチャートを示す。図７
（Ａ）はローアドレスイネーブル信号、図７（Ｂ）はカ
ラムアドレスイネーブル信号、図７（Ｃ）はライトイネ
ーブル信号、図７（Ｄ）はアウトプットイネーブル信
号、図７（Ｅ）は表示ピクセルカウンタ１５のカウント
値の２０ビット目の値Ｑ20、図７（Ｆ）は表示ピクセル
カウンタ１５のカウント値の１９ビット目の値Ｑ19、図
７（Ｇ）はＤラッチ１８の出力である転送タイミング検
出信号ＸＦＥＲ、図７（Ｈ）は描画コントローラ５から
供給されるアドレスＡＤＲ８、図７（Ｉ）はアドレス生
成回路１７から第１のメモリブロック８に供給される転
送アドレスＡＤＲ８−０、図７（Ｊ）はアドレス生成回
路１７から第２のメモリブロック９に供給される転送ア
ドレスＡＤＲ８−１、図７（Ｋ）はアドレス生成回路１
７から第３のメモリブロック１０に供給される転送アド
レスＡＤＲ８−２のタイミングを示す。
【００６３】アドレス生成回路１７は、特許請求の範囲
のアドレス生成手段に相当し、描画コントローラ５から
供給されるアドレスＡＤＲに応じて転送アドレスＡＤＲ
８−０、ＡＤＲ８−１、ＡＤＲ８−２を生成する。この
とき、図７（Ｄ）に示すアウトプットイネーブル信号Ｏ
Ｅにより、図７（Ａ）に示すＲＡＳ信号をラッチするこ
とにより、図７（Ｇ）に示すＶＲＡＭの転送タイミング
検出信号ＸＦＥＲをハイレベルとし、このときは、アド
レス生成回路１７は、描画コントローラ５から供給され
るアドレスＡＤＲを一般のリード／ライト動作と認識し
て、最上位ビットＡＤＲ８の変換をやめて、そのまま第
１〜第３のメモリブロックに供給する。以上により、一
般のデータのリード／ライトも可能としている。
のアドレス生成手段に相当し、描画コントローラ５から
供給されるアドレスＡＤＲに応じて転送アドレスＡＤＲ
８−０、ＡＤＲ８−１、ＡＤＲ８−２を生成する。この
とき、図７（Ｄ）に示すアウトプットイネーブル信号Ｏ
Ｅにより、図７（Ａ）に示すＲＡＳ信号をラッチするこ
とにより、図７（Ｇ）に示すＶＲＡＭの転送タイミング
検出信号ＸＦＥＲをハイレベルとし、このときは、アド
レス生成回路１７は、描画コントローラ５から供給され
るアドレスＡＤＲを一般のリード／ライト動作と認識し
て、最上位ビットＡＤＲ８の変換をやめて、そのまま第
１〜第３のメモリブロックに供給する。以上により、一
般のデータのリード／ライトも可能としている。
【００６４】図８に本発明の一実施例の表示領域に対す
る表示ピクセルカウント値及び転送アドレスＡＤＲ８−
０、ＡＤＲ８−１、ＡＤＲ８−２の関係を示す図を示
す。図８に示すように上記構成の読出制御回路部１１に
よれば、図４の記憶領域Ａ０、Ｂ０が表示されるときに
は、表示ピクセルのカウント値Ｑの２０ビット目及び１
９ビット目の値が「０、０」となり、このとき、表示ピ
クセルのカウント値Ｑの２０ビット目及び１９ビット目
の値「０、０」に応じて第１のメモリブロック８に供給
する転送アドレスＡＤＲ０の最上位ビットＡＤＲ８−０
を「０」に設定し、第２のメモリブロック９に供給する
転送アドレスＡＤＲ１の最上位ビットＡＤＲ８−１を
「１」に設定する。このため、第１のメモリブロック８
が転送アドレスＡＤＲ０の最上位ビットＡＤＲ８が
「０」である第１の記憶領域Ａ０を選択しているとき、
第２のメモリブロック９では、転送アドレスＡＤＲ１の
最上位ビットＡＤＲ８が「１」である第２の記憶領域Ｂ
０を選択するので、Ａ面とＢ面とで表示位置を一致させ
ることができる。
る表示ピクセルカウント値及び転送アドレスＡＤＲ８−
０、ＡＤＲ８−１、ＡＤＲ８−２の関係を示す図を示
す。図８に示すように上記構成の読出制御回路部１１に
よれば、図４の記憶領域Ａ０、Ｂ０が表示されるときに
は、表示ピクセルのカウント値Ｑの２０ビット目及び１
９ビット目の値が「０、０」となり、このとき、表示ピ
クセルのカウント値Ｑの２０ビット目及び１９ビット目
の値「０、０」に応じて第１のメモリブロック８に供給
する転送アドレスＡＤＲ０の最上位ビットＡＤＲ８−０
を「０」に設定し、第２のメモリブロック９に供給する
転送アドレスＡＤＲ１の最上位ビットＡＤＲ８−１を
「１」に設定する。このため、第１のメモリブロック８
が転送アドレスＡＤＲ０の最上位ビットＡＤＲ８が
「０」である第１の記憶領域Ａ０を選択しているとき、
第２のメモリブロック９では、転送アドレスＡＤＲ１の
最上位ビットＡＤＲ８が「１」である第２の記憶領域Ｂ
０を選択するので、Ａ面とＢ面とで表示位置を一致させ
ることができる。
【００６５】また、図４の記憶領域Ａ１、Ｂ１が表示さ
れるときには、表示ピクセルのカウント値Ｑの２０ビッ
ト目及び１９ビット目の値が「０、１」となり、このと
き、表示ピクセルのカウント値Ｑの２０ビット目及び１
９ビット目の値「０、１」に応じて第１のメモリブロッ
ク８に供給する転送アドレスＡＤＲ０の最上位ビットＡ
ＤＲ８−０を「１」に設定し、第３のメモリブロック１
０に供給する転送アドレスＡＤＲ１の最上位ビットＡＤ
Ｒ８−２を「０」に設定する。このため、第１のメモリ
ブロック８が転送アドレスＡＤＲ０の最上位ビットＡＤ
Ｒ８が「１」である第２の記憶領域Ａ１を選択している
とき、第３のメモリブロック１０では、転送アドレスＡ
ＤＲ２の最上位ビットＡＤＲ８が「０」である第１の記
憶領域Ｂ１を選択するので、Ａ面とＢ面とで表示位置を
一致させることができる。
れるときには、表示ピクセルのカウント値Ｑの２０ビッ
ト目及び１９ビット目の値が「０、１」となり、このと
き、表示ピクセルのカウント値Ｑの２０ビット目及び１
９ビット目の値「０、１」に応じて第１のメモリブロッ
ク８に供給する転送アドレスＡＤＲ０の最上位ビットＡ
ＤＲ８−０を「１」に設定し、第３のメモリブロック１
０に供給する転送アドレスＡＤＲ１の最上位ビットＡＤ
Ｒ８−２を「０」に設定する。このため、第１のメモリ
ブロック８が転送アドレスＡＤＲ０の最上位ビットＡＤ
Ｒ８が「１」である第２の記憶領域Ａ１を選択している
とき、第３のメモリブロック１０では、転送アドレスＡ
ＤＲ２の最上位ビットＡＤＲ８が「０」である第１の記
憶領域Ｂ１を選択するので、Ａ面とＢ面とで表示位置を
一致させることができる。
【００６６】さらに、図４の記憶領域Ａ２、Ｂ２が表示
されるときには、表示ピクセルのカウント値Ｑの２０ビ
ット目及び１９ビット目の値が「１、０」となり、この
とき、表示ピクセルのカウント値Ｑの２０ビット目及び
１９ビット目の値「１、０」に応じて第２のメモリブロ
ック９に供給する転送アドレスＡＤＲ１の最上位ビット
ＡＤＲ８−１を「０」に設定し、第３のメモリブロック
１０に供給する転送アドレスＡＤＲ２の最上位ビットＡ
ＤＲ８−２を「１」に設定する。このため、第２のメモ
リブロック９が転送アドレスＡＤＲ１の最上位ビットＡ
ＤＲ８が「０」に対応する第１の記憶領域Ａ２を選択し
ているとき、第３のメモリブロック１０では、転送アド
レスＡＤＲ２の最上位ビットＡＤＲ８が「１」に対応す
る第２の記憶領域Ｂ２を選択するので、Ａ面とＢ面とで
アクセス位置を一致させることができる。
されるときには、表示ピクセルのカウント値Ｑの２０ビ
ット目及び１９ビット目の値が「１、０」となり、この
とき、表示ピクセルのカウント値Ｑの２０ビット目及び
１９ビット目の値「１、０」に応じて第２のメモリブロ
ック９に供給する転送アドレスＡＤＲ１の最上位ビット
ＡＤＲ８−１を「０」に設定し、第３のメモリブロック
１０に供給する転送アドレスＡＤＲ２の最上位ビットＡ
ＤＲ８−２を「１」に設定する。このため、第２のメモ
リブロック９が転送アドレスＡＤＲ１の最上位ビットＡ
ＤＲ８が「０」に対応する第１の記憶領域Ａ２を選択し
ているとき、第３のメモリブロック１０では、転送アド
レスＡＤＲ２の最上位ビットＡＤＲ８が「１」に対応す
る第２の記憶領域Ｂ２を選択するので、Ａ面とＢ面とで
アクセス位置を一致させることができる。
【００６７】図９に本発明の一実施例の動作説明図を示
す。このように、画面の表示位置に応じて第１〜第３の
各部メモリブロック８、９、１０に供給する転送アドレ
スＡＤＲ０、ＡＤＲ１、ＡＤＲ２の最上位ビットＡＤＲ
８−０、ＡＤＲ８−１、ＡＤＲ８−２の値をアドレス生
成回路１７により図８に示すように変換することによ
り、Ａ面、Ｂ面とで表示位置を一致させることができ
る。例えば、図９に○で示すように、第１のメモリブロ
ック８に供給される転送アドレスＡＤＲ０の最上位ビッ
トＡＤＲ８−０が「０」で第１のメモリブロック８の最
初の位置、すなわち、Ａ面の最初の表示データにアクセ
スするときには、第２のメモリブロック９に供給される
転送アドレスＡＤＲ１は最上位ビットＡＤＲ８−１が
「１」となり第２の格納領域Ｂ０の先頭のアドレスが指
定され、Ｂ面の最初の表示データにアクセスされ、Ａ面
とＢ面との同一の位置にアクセスされる。
す。このように、画面の表示位置に応じて第１〜第３の
各部メモリブロック８、９、１０に供給する転送アドレ
スＡＤＲ０、ＡＤＲ１、ＡＤＲ２の最上位ビットＡＤＲ
８−０、ＡＤＲ８−１、ＡＤＲ８−２の値をアドレス生
成回路１７により図８に示すように変換することによ
り、Ａ面、Ｂ面とで表示位置を一致させることができ
る。例えば、図９に○で示すように、第１のメモリブロ
ック８に供給される転送アドレスＡＤＲ０の最上位ビッ
トＡＤＲ８−０が「０」で第１のメモリブロック８の最
初の位置、すなわち、Ａ面の最初の表示データにアクセ
スするときには、第２のメモリブロック９に供給される
転送アドレスＡＤＲ１は最上位ビットＡＤＲ８−１が
「１」となり第２の格納領域Ｂ０の先頭のアドレスが指
定され、Ｂ面の最初の表示データにアクセスされ、Ａ面
とＢ面との同一の位置にアクセスされる。
【００６８】ここで、ＡＢ面選択値によりＡ面が選択さ
れれば、ＡＢ面選択値のＡ面を選択する情報及び現在の
アクセス位置の情報に応じて第１のメモリブロック８が
選択され、第１のメモリブロック８で現在アクセス中の
Ａ面の先頭の表示データが出力される。また、ＡＢ面選
択値によりＢ面が選択されれば、Ｂ面を選択する情報及
び現在のアクセス位置の情報に応じて第２のメモリブロ
ック９が選択され、第２のメモリブロック９で現在アク
セス中のＢ面の先頭の表示データが出力される。
れれば、ＡＢ面選択値のＡ面を選択する情報及び現在の
アクセス位置の情報に応じて第１のメモリブロック８が
選択され、第１のメモリブロック８で現在アクセス中の
Ａ面の先頭の表示データが出力される。また、ＡＢ面選
択値によりＢ面が選択されれば、Ｂ面を選択する情報及
び現在のアクセス位置の情報に応じて第２のメモリブロ
ック９が選択され、第２のメモリブロック９で現在アク
セス中のＢ面の先頭の表示データが出力される。
【００６９】また、現在、図９に×で示す位置にアクセ
スしているときには、ＡＢ面選択値によりＡ面が選択さ
れれば、ＡＢ面選択値のＡ面を選択する情報及び現在の
アクセス位置の情報に応じて第１のメモリブロック８が
選択され、第１のメモリブロック８の転送アドレスの最
上位ビットが「１」の位置の先頭の位置の表示データが
出力される。また、ＡＢ面選択値によりＢ面が選択され
れば、Ｂ面を選択する情報及び現在のアクセス位置の情
報に応じて第３のメモリブロック１０が選択され、第３
のメモリブロック１０の先頭の表示データが出力され
る。
スしているときには、ＡＢ面選択値によりＡ面が選択さ
れれば、ＡＢ面選択値のＡ面を選択する情報及び現在の
アクセス位置の情報に応じて第１のメモリブロック８が
選択され、第１のメモリブロック８の転送アドレスの最
上位ビットが「１」の位置の先頭の位置の表示データが
出力される。また、ＡＢ面選択値によりＢ面が選択され
れば、Ｂ面を選択する情報及び現在のアクセス位置の情
報に応じて第３のメモリブロック１０が選択され、第３
のメモリブロック１０の先頭の表示データが出力され
る。
【００７０】また、現在、図９に△で示す位置にアクセ
スしているときには、ＡＢ面選択値によりＡ面が選択さ
れれば、ＡＢ面選択値のＡ面を選択する情報及び現在の
アクセス位置の情報に応じて第２のメモリブロック９が
選択され、第２のメモリブロック８の先頭の位置の表示
データが出力される。また、ＡＢ面選択値によりＢ面が
選択されれば、Ｂ面を選択する情報及び現在のアクセス
位置の情報に応じて第３のメモリブロック１０が選択さ
れ、第３のメモリブロック１０の転送アドレスの最上位
ビットが「１」の位置のデータが出力される。
スしているときには、ＡＢ面選択値によりＡ面が選択さ
れれば、ＡＢ面選択値のＡ面を選択する情報及び現在の
アクセス位置の情報に応じて第２のメモリブロック９が
選択され、第２のメモリブロック８の先頭の位置の表示
データが出力される。また、ＡＢ面選択値によりＢ面が
選択されれば、Ｂ面を選択する情報及び現在のアクセス
位置の情報に応じて第３のメモリブロック１０が選択さ
れ、第３のメモリブロック１０の転送アドレスの最上位
ビットが「１」の位置のデータが出力される。
【００７１】このように、Ａ面、Ｂ面選択値に応じてフ
レームバッファ部６からの出力表示データがＡ面とＢ面
とで切り替わったとしてもＡ面、Ｂ面ともに同一の位置
のデータが出力され、Ａ面とＢ面とで同期した表示を行
え、従来と同様に正常な表示が行える。
レームバッファ部６からの出力表示データがＡ面とＢ面
とで切り替わったとしてもＡ面、Ｂ面ともに同一の位置
のデータが出力され、Ａ面とＢ面とで同期した表示を行
え、従来と同様に正常な表示が行える。
【００７２】以上、本実施例によれば、第２のメモリブ
ロック９をＡ面とＢ面とで共用できるため、１つのメモ
リブロックの容量を１画面の２／３に設定し、第２のメ
モリブロック９の記憶領域をＡ面とＢ面とで半分に分割
して記憶することができ、Ａ面、Ｂ面とで正確に分配で
き、メモリを最小限にできる。
ロック９をＡ面とＢ面とで共用できるため、１つのメモ
リブロックの容量を１画面の２／３に設定し、第２のメ
モリブロック９の記憶領域をＡ面とＢ面とで半分に分割
して記憶することができ、Ａ面、Ｂ面とで正確に分配で
き、メモリを最小限にできる。
【００７３】このため、従来のように２つのメモリブロ
ックで２つの画面を構成する場合のように、ＶＲＡＭの
容量が画面の容量に対して適当でない場合などにおい
て、１つのメモリブロックの容量を減らし、３つのメモ
リブロックのうち１つのメモリブロックを２画面で共用
することにより、２つの画面の容量に対して必要最小限
のメモリ容量でダブルフレームバッファを構成できる。
ックで２つの画面を構成する場合のように、ＶＲＡＭの
容量が画面の容量に対して適当でない場合などにおい
て、１つのメモリブロックの容量を減らし、３つのメモ
リブロックのうち１つのメモリブロックを２画面で共用
することにより、２つの画面の容量に対して必要最小限
のメモリ容量でダブルフレームバッファを構成できる。
【００７４】また、本実施例によれば、従来の描画コン
トローラ５とフレームバッファ部６との間に読出制御部
１１を接続するだけで、対応できるため、システムを変
更することなしに容易に実現できる。なお、本実施例で
は、描画コントローラ５を従来からある１チップＬＳＩ
からなる描画コントローラにより構成し、読出制御回路
部１４を設けた構成としたが、１チップのＬＳＩに描画
コントローラ５の機能と読出制御回路部１４の機能とを
一体的に含めた構成としてもよい。
トローラ５とフレームバッファ部６との間に読出制御部
１１を接続するだけで、対応できるため、システムを変
更することなしに容易に実現できる。なお、本実施例で
は、描画コントローラ５を従来からある１チップＬＳＩ
からなる描画コントローラにより構成し、読出制御回路
部１４を設けた構成としたが、１チップのＬＳＩに描画
コントローラ５の機能と読出制御回路部１４の機能とを
一体的に含めた構成としてもよい。
【００７５】図１０に本発明の一実施例の変形例のブロ
ック構成図を示す。同図中、図１と同一構成部分には同
一符号を付し、その説明は省略する。本変形例は、描画
コントローラ２１に図５に示すシリアルイネーブル生成
回路１６、アドレス生成回路１７、Ｄラッチ１８と図１
に示す描画コントローラ５とを１つのＬＳＩに組み込ん
だ構成としてなる。
ック構成図を示す。同図中、図１と同一構成部分には同
一符号を付し、その説明は省略する。本変形例は、描画
コントローラ２１に図５に示すシリアルイネーブル生成
回路１６、アドレス生成回路１７、Ｄラッチ１８と図１
に示す描画コントローラ５とを１つのＬＳＩに組み込ん
だ構成としてなる。
【００７６】
【発明の効果】上述の如く、本発明の請求項１によれ
ば、第３の記憶手段を第１の画面と第２の画面とで共用
できるため、第１乃至第３の記憶手段の容量を第１、第
２の画面の容量の２／３程度とした場合、第１の記憶手
段と第３の記憶手段とを用いて第１の画面を記憶でき、
また、第２の記憶手段と第３の記憶手段とを用いて第２
の画面を記憶でき、したがって、第１乃至第３の記憶手
段で第１、第２の画面を構成する表示データが記憶され
ない領域を低減することができ、したがって、メモリの
使用効率を向上でき、また、従来からある転送アドレス
及び画面選択信号に基づいて第１の記憶手段と第３の記
憶手段とに格納された第１の画面と第２の記憶手段と第
３の記憶手段とに格納された第２の画面とを選択的に出
力できるため、第１乃至第３の記憶手段への第１、第２
の画面を構成する表示データの書き込む／読み出し制御
時に特別な操作をする必要がなく、データの取り扱いを
容易に行える等の特長を有する。
ば、第３の記憶手段を第１の画面と第２の画面とで共用
できるため、第１乃至第３の記憶手段の容量を第１、第
２の画面の容量の２／３程度とした場合、第１の記憶手
段と第３の記憶手段とを用いて第１の画面を記憶でき、
また、第２の記憶手段と第３の記憶手段とを用いて第２
の画面を記憶でき、したがって、第１乃至第３の記憶手
段で第１、第２の画面を構成する表示データが記憶され
ない領域を低減することができ、したがって、メモリの
使用効率を向上でき、また、従来からある転送アドレス
及び画面選択信号に基づいて第１の記憶手段と第３の記
憶手段とに格納された第１の画面と第２の記憶手段と第
３の記憶手段とに格納された第２の画面とを選択的に出
力できるため、第１乃至第３の記憶手段への第１、第２
の画面を構成する表示データの書き込む／読み出し制御
時に特別な操作をする必要がなく、データの取り扱いを
容易に行える等の特長を有する。
【００７７】請求項２によれば、現在表示位置を検出
し、アクセス位置に応じて第１乃至第３の格納領域のい
ずれにアクセス中かを判断することにより、第１の格納
領域と第４の格納領域、第２の格納領域と第５の格納領
域、第３の格納領域と第６の格納領域とが同時にアクセ
スされるように第１乃至第３の記憶手段に供給する転送
アドレスを制御できる等の特長を有する。
し、アクセス位置に応じて第１乃至第３の格納領域のい
ずれにアクセス中かを判断することにより、第１の格納
領域と第４の格納領域、第２の格納領域と第５の格納領
域、第３の格納領域と第６の格納領域とが同時にアクセ
スされるように第１乃至第３の記憶手段に供給する転送
アドレスを制御できる等の特長を有する。
【００７８】請求項３によれば、第１の記憶手段に供給
する転送アドレスの所定のビットが一方の論理のとき
に、第２の記憶手段に供給する転送アドレスの所定ビッ
トを他方の論理にし、第１の記憶手段に供給する転送ア
ドレスの所定ビットが他方の論理のとき、第３の記憶手
段に供給する転送アドレスの所定ビットを一方の論理に
し、第２の記憶手段に供給する転送アドレスの所定ビッ
トが一方の論理のとき、第３の記憶手段に供給する転送
アドレスの所定ビットを他方の論理にすることにより、
第１の格納領域と第４の格納領域、第２の格納領域と第
５の格納領域、第３の格納領域と第６の格納領域とが同
時にアクセスされるように第１乃至第３の記憶手段に供
給する転送アドレスを制御できる等の特長を有する。
する転送アドレスの所定のビットが一方の論理のとき
に、第２の記憶手段に供給する転送アドレスの所定ビッ
トを他方の論理にし、第１の記憶手段に供給する転送ア
ドレスの所定ビットが他方の論理のとき、第３の記憶手
段に供給する転送アドレスの所定ビットを一方の論理に
し、第２の記憶手段に供給する転送アドレスの所定ビッ
トが一方の論理のとき、第３の記憶手段に供給する転送
アドレスの所定ビットを他方の論理にすることにより、
第１の格納領域と第４の格納領域、第２の格納領域と第
５の格納領域、第３の格納領域と第６の格納領域とが同
時にアクセスされるように第１乃至第３の記憶手段に供
給する転送アドレスを制御できる等の特長を有する。
【００７９】請求項４によれば、アクセス制御信号に応
じてアクセスを判別し、アクセス制御信号に応じた適切
なアクセスを実行できる等の特長を有する。
じてアクセスを判別し、アクセス制御信号に応じた適切
なアクセスを実行できる等の特長を有する。
【図面の簡単な説明】
【図１】本発明の一実施例のグラフィックス描画装置の
ブロック構成図である。
ブロック構成図である。
【図２】本発明の一実施例のブロック構成図である。
【図３】本発明の一実施例のフレームバッファ部のＶＲ
ＡＭの接続を説明するための図である。
ＡＭの接続を説明するための図である。
【図４】本発明の一実施例のフレームバッファ部の記憶
領域の配置を説明するための図である。
領域の配置を説明するための図である。
【図５】本発明の一実施例の制御回路のブロック構成図
である。
である。
【図６】本発明の一実施例の制御回路のシリアルイネー
ブル信号生成動作のタイミングチャートである。
ブル信号生成動作のタイミングチャートである。
【図７】本発明の一実施例の制御回路の転送アドレス生
成動作のタイミングチャートである。
成動作のタイミングチャートである。
【図８】本発明の一実施例の表示領域に対する表示ピク
セルカウント値及び転送アドレスとの関係を示す図であ
る。
セルカウント値及び転送アドレスとの関係を示す図であ
る。
【図９】本発明の一実施例の動作説明図である。
【図１０】本発明の一実施例の変形例のブロック構成図
である。
である。
【図１１】従来の一例の概略構成図である。
【図１２】従来の一例のグラフィックス描画装置のブロ
ック構成図である。
ック構成図である。
【図１３】ＶＲＡＭのブロック構成図である。
【図１４】従来の一例のフレームバッファ部のＶＲＡＭ
の接続を説明するための図である。
の接続を説明するための図である。
【図１５】従来の一例の動作説明図である。
１ グラフィックス描画装置 ２ ホストコンピュータ ３ バス ４ 表示装置 ５、２１ 描画コントローラ ６ フレームバッファ部 ７ 出力回路 ８ 第１のメモリブロック ９ 第２のメモリブロック １０ 第３のメモリブロック １１ 読出制御回路部 １２ クロックジェネレータ １３ ＡＢ面選択値格納バッファ １４ 制御回路 １５ 表示ピクセルカウンタ １６ シリアルイネーブル生成回路 １７ アドレス生成回路 １８ Ｄラッチ
Claims (4)
- 【請求項１】 転送アドレスに応じて分割された第１の
格納領域、及び、第２の格納領域を有し、選択信号に応
じて選択され、該転送アドレスに応じた格納位置から表
示データを出力する第１の記憶手段と、 転送アドレスに応じて分割された第３の格納領域、及
び、第４の格納領域を有し、選択信号に応じて選択さ
れ、該転送アドレスに応じた格納位置から表示データを
出力する第２の記憶手段と、 転送アドレスに応じて分割された第５の格納領域、及
び、第６の格納領域を有し、選択信号に応じて選択さ
れ、該転送アドレスに応じた格納位置から表示データを
出力する第３の記憶手段と、 前記第１の格納領域と前記第４の格納領域、前記第２の
格納領域と前記第５の格納領域、前記第３の格納領域と
前記第６の格納領域とが同時にアクセスされるように前
記第１乃至第３の記憶手段に供給する転送アドレスを制
御し、前記第１の格納領域、前記第２の格納領域、前記
第３の格納領域からなる領域、又は、前記第４の格納領
域、前記第５の格納領域、前記第６の格納領域からなる
なる領域のいずれか一方が選択されるように前記選択信
号を制御する制御手段とを有することを特徴とする表示
制御装置。 - 【請求項２】 前記制御手段は、表示されるデータの位
置を検出する表示画素検出手段と、 前記表示画素検出手段により検出された位置に応じて前
記第１乃至第６の格納領域のいずれの領域から表示デー
タを出力するかを判断し、前記第１乃至第３の記憶手段
に供給する転送アドレスを生成するアドレス生成手段と
を有することを特徴とする請求項１記載の表示制御装
置。 - 【請求項３】 前記制御手段は、出力される表示データ
の位置を検出する検出手段と、 前記検出手段により検出された位置と前記第１の格納領
域、前記第２の格納領域、前記第３の格納領域からなる
領域、又は、前記第４の格納領域、前記第５の格納領
域、前記第６の格納領域からなる領域のいずれかを指定
する信号とに応じて前記第１乃至第３の記憶手段に供給
する選択信号を生成する選択信号生成手段とを有するこ
とを特徴とする請求項１記載の表示制御装置。 - 【請求項４】 前記制御手段は、前記第１乃至第３の記
憶手段へのアクセス制御信号に応じて前記第１乃至第３
の記憶手段から表示データを出力するためのアクセスか
を判断して、当該アクセスであると判断したときには、
前記転送アドレスと前記第１乃至第３の記憶手段に供給
することを特徴とする請求項１乃至３のいずれか一項記
載の表示制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235507A JPH1078770A (ja) | 1996-09-05 | 1996-09-05 | 表示制御装置 |
| US08/843,442 US5929871A (en) | 1996-09-05 | 1997-04-16 | Access control apparatus and image processing system |
| GB9707728A GB2317091B (en) | 1996-09-05 | 1997-04-16 | Access control apparatus and image processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235507A JPH1078770A (ja) | 1996-09-05 | 1996-09-05 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1078770A true JPH1078770A (ja) | 1998-03-24 |
Family
ID=16987034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8235507A Withdrawn JPH1078770A (ja) | 1996-09-05 | 1996-09-05 | 表示制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5929871A (ja) |
| JP (1) | JPH1078770A (ja) |
| GB (1) | GB2317091B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007183586A (ja) * | 2005-12-08 | 2007-07-19 | Semiconductor Energy Lab Co Ltd | 表示装置の制御回路、並びにそれを内蔵した表示装置及び電子機器 |
| WO2010018688A1 (ja) * | 2008-08-15 | 2010-02-18 | パナソニック株式会社 | 画像処理装置 |
| US8253717B2 (en) | 2005-12-08 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Control circuit of display device, and display device, and display device and electronic appliance incorporating the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091783A (en) | 1997-04-25 | 2000-07-18 | International Business Machines Corporation | High speed digital data transmission by separately clocking and recombining interleaved data subgroups |
| US20030011534A1 (en) * | 2001-07-13 | 2003-01-16 | International Business Machines Corporation | Display privacy for enhanced presentations with real-time updates |
| US20070076478A1 (en) * | 2005-09-30 | 2007-04-05 | Sigmatel, Inc. | System and method of memory block management |
| KR101993626B1 (ko) * | 2012-12-11 | 2019-06-28 | 삼성전자 주식회사 | 특수 기능 레지스터를 포함하는 시스템 온 칩 및 그 동작 방법 |
| JP2016099935A (ja) * | 2014-11-26 | 2016-05-30 | 株式会社ジャパンディスプレイ | データ通信装置、データ通信システム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2575661B2 (ja) * | 1986-08-13 | 1997-01-29 | キヤノン株式会社 | 画像メモリ |
| EP0492938B1 (en) * | 1990-12-21 | 1995-11-22 | Sun Microsystems, Inc. | Method and apparatus for increasing the speed of operation of a double buffered display system |
| US5404448A (en) * | 1992-08-12 | 1995-04-04 | International Business Machines Corporation | Multi-pixel access memory system |
| JP3001763B2 (ja) * | 1994-01-31 | 2000-01-24 | 富士通株式会社 | 画像処理システム |
| JPH08272344A (ja) * | 1995-03-29 | 1996-10-18 | Hitachi Ltd | 高速画面表示装置及び方法 |
-
1996
- 1996-09-05 JP JP8235507A patent/JPH1078770A/ja not_active Withdrawn
-
1997
- 1997-04-16 US US08/843,442 patent/US5929871A/en not_active Expired - Fee Related
- 1997-04-16 GB GB9707728A patent/GB2317091B/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007183586A (ja) * | 2005-12-08 | 2007-07-19 | Semiconductor Energy Lab Co Ltd | 表示装置の制御回路、並びにそれを内蔵した表示装置及び電子機器 |
| US8253717B2 (en) | 2005-12-08 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Control circuit of display device, and display device, and display device and electronic appliance incorporating the same |
| WO2010018688A1 (ja) * | 2008-08-15 | 2010-02-18 | パナソニック株式会社 | 画像処理装置 |
| JP2010044286A (ja) * | 2008-08-15 | 2010-02-25 | Panasonic Corp | 画像処理装置 |
| US8902240B2 (en) | 2008-08-15 | 2014-12-02 | Panasonic Corporation | Image processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2317091B (en) | 2000-12-27 |
| GB9707728D0 (en) | 1997-06-04 |
| US5929871A (en) | 1999-07-27 |
| GB2317091A (en) | 1998-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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