JPH02176826A - 表示制御装置の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 デュアルポート・メモリから構成された所の２台のデュ
アルポート・メモリ・モジュールを用いる表示制御装置
において、 ２台のデュアルポート・メモリ・モジュールから構成さ
れる表示メモリの水平幅および表示開始アドレスを自由
に設定出来ないと言う問題点を解決するため、 アドレス空間をデュアルポート・メモリ・モジュールの
シリアル・ポートのデータ・レジスタの容量に応じて分
割し、偶数番目の分割アドレス空間をデュアルポート・
メモリ・モジュールＯに割り付け、奇数番目の分割アド
レス空間をデュアルポート・メモリ・モジュールｌに割
り付け、これにより、表示メモリの水平幅および表示開
始アドレスを自由に設定できるようにしたものである。

〔産業上の利用分野〕

本発明は、デュアルポート・メモリを使用した表示制御
装置の制御方式に関するものである。

パソコンやワーク・ステーシゴン、グラフインク端末等
の表示制御装置において、中央処理装置や描画プロセッ
サからの表示メモリ・アクセスの効率を上げるため、デ
ュアルポート・メモリを使用し、デュアルポート・メモ
リのランダム・アクセス・ボートから表示データのり一
ド／ライトを行いながら、シリアル・アクセス・ボート
から順次に表示データをＣＲＴに送ることが行われてい
る。

〔従来の技術〕

第６図は従来の表示制御装置のブロック図である。同図
において、１０は中央処理装置または描画プロセッサ（
以下、単に中央処理装置と言う）、２０は表示アドレス
・カウンタ、３０はマルチプレクサ、４０はアドレス・
デコーダ、５０と５１はデュアルポート・メモリ・モジ
ュール、６０はシフタ、７０はＣＲＴ、Ｓ、はＣＰＵア
ドレス、Ｓｚは表示アドレス、Ｓ＋１はメモリ・アドレ
ス、Ｓ４はシリアル・ポート・データ、Ｓ５はランダム
・ボート、Ｓ、はセレクト信号０ＳＳｔはセレクト信号
１、Ｓ、はシリアル・イネーブル０、Ｓ、はシリアル・
イネーブル１をそれぞれ示す。

第６図において、符号１０及び７０を除いた部分が表示
制御装置を構成している。中央処理装置１０は、データ
及び制御信号を表示制御装置に与える。中央処理装置１
０からのメモリ・アドレスＳ１及び表示アドレス・カウ
ンタ２０からの表示アドレスＳｔがマルチプレクサ３０
に入力され、マルチプレクサ３０は２個の入力アドレス
の内の一方を選択して出力する。マルチプレクサ３０か
ら出力されたメモリ・アドレスＳ３は、デュアルポート
・メモリ・モジュール５０及び５１に人力される。アド
レス・デコーダ４０は、マルチプレクサ３０から出力さ
れたメモリ・アドレスの内の最上位ビットの値がＯの場
合にはデュアルポート・メモリ・モジュール５０に対す
るシリアル・イネーブルＯをアクティブにし、最上位ビ
ットの値が１の場合にはデュアルポート・メモリ・モジ
ュール５１に対するシリアル・イネーブル１をアクティ
ブにする。

第１０図はデュアルポート・メモリの概要を説明する図
である。同図において、Ｍはメモリ・セル配列、Ｒはデ
ータ・レジスタをそれぞれ示している。２５６にのデュ
アルポート・メモリのランダム・ボート側は６４ＫＸ４
ビツトであり、シリアル・ポート側は２５６Ｘ４である
。２５６にのデュアルポート・メモリは、４個の２５６
Ｘ２５６のメモリ・セル配列Ｍと、４個のデータ・レジ
スタＲとを有している。デュアルポート・メモリをシリ
アル転送モードとし、デュアルポート・メモリにリード
指示を与えると、リード・アドレスによって定まるメモ
リ・セル配列Ｍの１行が選択され、選択された行に属す
る２５６ビツトのデータがデータ・レジスタＲに転送さ
れる。同様な動作が４枚のメモリ・セル配列の全てにつ
いて行われる。データ・レジスタＲの２５６ビツトのデ
ータは、シリアル・クロックに同期して１個ずつ読み出
される。図示の例では、４個のデータ・レジスタＲが存
在するので、シリアル・クロックに同期して４ビツトず
つ読み出されることになる。

デュアルポート・メモリ・モジュール５０は、例えば４
個の２５６にのデュアルポート・メモリから構成される
。デュアルポート・メモリ・モジュール５工も同様であ
る。シフタ６０は、デュアルボート・メモリ・モジエー
ル５０または５１から読み出された１６ビツトの並列デ
ータを直列データに変換するものでる。シフタ６０から
出力される直列データは、ＣＲＴ７０に送られる。

第７図は第６図の表示制御装置のアドレス・マツプを示
す図である。第６図においては、デュアルポート・メモ
リ・モジュール５０と５１の切分けは、アドレスの最上
位ビットの値に基づいて行われている。従って、「００
０００」からｒｌｌ？ＦＦＦｊまでのアドレスはデュア
ルポート・メモリ５０に割付けられ、ｒ２００００．か
らｒ３ＦＦＦＦ、までのアドレスはデュアルポート・メ
モリ５１に割付けられている。

第８図は従来の画面とメモリ・アドレスの関係を示す図
である。表示画面は、例えば横が１２８０ドツト、縦が
１０２４ドツトのものである。例えば、表示両面の第１
行には０．ｌ、２．・・・、ＦＦ番地が割り当てられて
おり、この内のｏ、　　Ｌ。

２、・・・、９Ｆ番地が表示領域に存在し、残りが非表
示領域に存在する。

第９図は従来の表示制御装置のタイムチャートを示す図
である。図示の例では、モジュール５０における２５５
行目（先頭を０行目とする）の４０９６ビツトのデータ
がブランキング肋間中にモジュールＯ側のデータ・レジ
スタに転送され、シリアル・イネーブルＯがＯ（Ｏでア
クティブ）になると、モジュールＯ側のデータ・レジス
タのデータはシリアル・クロックに同期して１６ビツト
ずつ出力される。１６ビントずつ出力するに従って、表
示アドレス・カウンタの内容は、＋２される。表示画面
に１６０バイト分のドツト（１２８０ドツト）が表示さ
れると、表示アドレス・カウンタの内容がＩＦＦＡＯに
なり、水平同期信号がオンし、再びブランキング期間中
に入る。このブランキング期間中においては、デュアル
ポート・メモリ・モジュール５１のＯ行目の４０９６ビ
ツトがモジュール１例のデータ・レジスタに移され、シ
リアル・イネーブル】がＯになると、モジュール１例の
データ・レジスタのデータはシリアル・クロックに同期
して１６ビツトずつ出力される。

〔発明が解決しようとする課題〕

第６図のような従来の表示制御装置においては、第９図
のタイムチャートに示すように、表示をしないブランキ
ング期間中にデュアルポート・メモＪ・モジュールのリ
ード転送を行い、表示期間中はシリアル・クロックによ
ってシリアル・ポートから表示データを出力させるが、
リード転送によってデュアルポート・メモリ・モジュー
ルのメモリ・セル配列から１行分のデータがシリアル・
ポートのデータ・レジスタへ内部転送されるため、２５
６にのデュアルポート・メモリの場合、表示アドレスの
下位８ビツトがオール１になったとき、次のアドレス（
下位８ビツトがオールＯ）の表示データはシリアル・ポ
ートにはない。このようなことが表示途中で起きないよ
うにするには、通常は表示メモリの幅を２″にする必要
があるため、第８図のような水平解像ドツトが１２８０
ドツトのＣＲＴの場合、メモリの幅は２０４８ドツト（
２５６バイト）になる。この場合、表示には使用せず、
しかもアドレスが非連続のため中央処理装置の作業領域
としても使用できないメモリ領域ができてしまう。

本発明は、この点に鑑みて創作されたものであって、デ
ュアルポート・メモリを使用した表示制御装置において
、メモリ領域を有効に使用できるようにすることを目的
としている。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。第１図（ａ）に示
すように、本発明は１個または複数のデュアルポート・
メモリから構成された所の２台のデュアルポート・メモ
リ・モジュール０．１を有する表示制御装置を対象とし
ている。

第１図（ｂ）に示すように、本発明においては、アドレ
ス空間をデュアルポート・メモリ・モジュールのシリア
ル・ポート側のデータ・レジスタの容量に応じて分割し
、偶数番目の分割アドレス空間をデュアルポート・メモ
リ・モジュールＯに割り付け、奇数番目の分割アドレス
空間をデュアルポート・メモリ・モジュール１に割り付
けている。

デュアルポート・メモリ・モジュールのシリアル・ポー
ト側のデータ・レジスタの容量は例えば５１２Ｂである
。

ブランキング朋間中に、次に表示すべきデータのアドレ
ス（×印で示す）が属する第ｉ番目の分割アドレス空間
のデータを、ｉの値によって定まるデュアルポート・メ
モリ・モジュールから読み出して当該デュアルポート・
メモリ・モジュールのシリアル・ポート側のデータ・レ
ジスタに転送し、第ｉ＋１番目の分割アドレス空間のデ
ータを他方のデュアルポート・メモリ・モジュールから
読み出して当該デュアルポート・メモリ・モジュールの
シリアル・ポート側のデータ・レジスタに転送する。ｉ
が偶数である場合には、第ｉ番目の分割アドレス空間の
データはデュアルポート・メモリ・モジュール０の中に
存在し、第ｉ＋１番目の分割アドレス空間のデータはデ
ュアルポート・メモリ・モジュール１の中に存在する。

表示期間中は、前者のデュアルポート・メモリ・モジュ
ールのシリアル・ポート側のデータ・レジスタからデー
タを読み出して表示装置に送り、前者のデュアルポート
・メモリ・モジュールのシリアル・ポート側のデータ・
レジスタが空になった場合には後者のデュアルポート・
メモリ・モジュールのシリアル・ポート側のデータ・レ
ジスタからデータを読み出して表示装置に送る。

以上のような動作により、表示途中でデュアルポート・
メモリ・モジュールのシリアル・ポートのデータ・レジ
スタに該当アドレスの表示データがなくなっても、途切
れることなく、次アドレスからの表示データを表示位置
に与えることが可能となる。

〔実施例〕

第２図は本発明の実施例のブロック図である。

同図において、１００は中央処理装置または描画プロセ
ッサ（以下、単に中央処理装置と言う）、１１０は表示
アドレス・カウンタ、１２０は＋１加算器、１３０はマ
ルチプレクサ、１４０はメモリ・コントローラ、１５０
と１５１はデュアルポート・メモリ・モジュール、１６
０はシフタ、１７０はＣＲＴ、ＳｋｉはＣＰＵアドレス
、Ｓｌ！は表示アドレス・カウンタから出力される表示
アドレス、５１３はト１加算器から出力される加算アド
レス、Ｓ　＋ａはメモリ・アドレス、ＳＩ’３はランダ
ム・ボート・データ（１６ビツト）、Ｓ、、はシリアル
・ポート・データ（１６ビツト）、Ｓｌ、はモジュール
０のシリアル・クロック、Ｓｌ、はモジュールＯに対す
るシリアル・アウトプット・イネーブル、３１９はモジ
ュール１のシリアル・クロック、Ｓｌ。

はモジュール１に対するシリアル・アウトプット・イネ
ーブルをそれぞれ示している。

中央処理装置１００から出力されるＣＰＵアドレスＡ＋
　、Ａｚ　、　　・・・、Ａ、、の内のビットＡ９はメ
モリ・コントローラ１４０に送られ、Ａ１〜Ａ。

とＡ１゜〜Ａ１．はマルチプレクサ】３０に送られる。

表示アドレス・カウンタ１１０から出力されるアドレス
ＡＩ、Ａｔ　、・・・＋Ａｌｌの内のピントＡ、はメモ
リ・コントローラ１４０に送られ、Ａ１゜〜Ａｌは＋１
加算器１２０に送られ、Ａ１〜Ａ、はメモリ・コントロ
ーラ１４０に送られ、Ａ　＋　−Ａ　ｓとＡ１゜〜Ａ１
．はマルチプレクサ１３０に送られる。

＋１加算器１２０は、表示アドレス・カウンタ１１０か
ら出力されるアドレスＡ、。〜Ａ１．を＋１する。

表示アドレス・カウンタ１１０は、表示データが格納さ
れているメモリ・アドレスを示すものであり、表示期間
中、表示ドツト・クロック（本実施例では１６ビツト分
の表示期間が１クロツク）によってカウンタ・アップさ
れる。

マルチプレクサ１３０は、メモリ・コントローラ１４０
の指示に従って、加算器１２０からの加算アドレス５４
３２表示アドレス・カウンタ１２０からの表示アドレス
Ｓｉｔ及び中央処理装置１００からのＣＰｔＪアドレス
５ｌｌＯ内から１個を選択し、選択したアドレスを出力
する。マルチプレクサ１３０から出力されたメモリ・ア
ドレスはデュアルポート・メモリ・モジュール１５０及
び１５１に送られる。

メモリ・コントローラ１４０には、表示アドレス・カウ
ンタから出力されるアドレスの内のとットＡ９、表示ア
ドレス・カウンタから出力されるピントＡ、〜Δ、及び
中央処理装置から出力されるアドレスの内のビットＡｑ
が入力される。メモリ・コントローラ１４０は、デュア
ルポート・メモリ・モジュールＯに対するシリアル・ク
ロックＳ１１．デュアルポート・メモリ・モジュールＯ
に対するシリアル・アウトプット・イネーブルＳ　Ｉ　
１１　＋デュアルポート・メモリ・モジュール１に対す
るシリアル・クロックＳ１．、デュアルポート・メモリ
・モジュール１に対するシリアル・アウトプット・イネ
ーブルＳ２゜及びマルチプレクサ１３０に対する制御信
号を出力する。即ち、メモリ・コントローラ１４０は、
表示アドレス・カウンタの値および水平同期信号によっ
て、デュアルポート・メモリ・モジュールＯと１に送る
シリアル・クロックやシリアル・アウトプント・イネー
ブル信号の制御を行う。

デュアルポート・メモリ・モジュール１５０は４個の２
５６にのデュアルポート・メモリから構成され、デュア
ルポート・メモリ・モジュール１５０から出力されたシ
リアル・ポート・データはシフタ１６０に送られる。デ
ュアルポート・メモリ・モジュール１５１についても同
様である。シフタ１６０は、入力された１６ビツトの並
列データを直列データに変換する。シフタ１６０から出
力される直列データは、ＣＲＴ１７０に送られる。

第３図は本発明の実施例のアドレス・マツプを示す図で
ある。アドレスのビットＡ？（２”＝５１２を表す）が
Ｏのアドレスはデュアルポート・メモリ・モジュール１
５０に割り当てられ、アドレスのビットＡ、が１のアド
レスはデュアルポート・メモリ・モジュール１５０に割
り当てられる。

第４図は本発明の実施例における画面とメモリ・アドレ
スの関係を示す図である。図示の例では、表示画面は横
が１２８０ドツト、縦が１０２４ドツトのものである。

デュアルポート・メモリ・モジュール１５０の第０行は
５１２バイトのデータを有し、５１２バイトのデータは
２バイト単位で区切られ、これら２バイト・データのそ
れぞれに対して０００００，００００２．・・・０ＯＩ
ＦＥ（１６進表記）が与えられる。同様に、デュアルポ
ート・メモリ・モジュール１５１の第０行も５１２バイ
トのデータを有し、５１２バイトのデータは２バイト単
位で区切られ、これら２バイト・データのそれぞれに対
して００２００，００００２、・・・００３ＦＥが与え
られる。表示画面の第０行（最上位の行）に対してはｏ
ｏｏｏｏ〜０００９Ｅが割り当てられ、第１行に対して
は０ＯＯＡＯ〜００１３Ｅが割り当てられ、第２行に対
しては００１４０〜０ＯＩＤＥが割り当てられ、第３行
に対しては０ＯＩＥＯ〜０ＯＩＦＥと００２００〜００
２７Ｅが割り当てられ、第４行に対しては００２８０〜
００３１Ｅが割り当てられている。

ｏｏｏｏｏ〜０ＯＩＦＥはモジュールＯの中に存在し、
００２００〜００３１Ｅはモジュール１の中に存在する
。

第５図は本発明の実施例のタイムチャートを示す図であ
る。マルチプレクサ１３０には、中央処理袋！１００か
ら出力されたアドレスの内のビットＡ、−ＡｓとＡ、。

〜Ａ　Ｉ　ａ　＋　表示アドレス・カウンタから出力さ
れたアドレスの内のビットＡ１〜Ａ、とＡ１゜〜Ａ＋ｇ
、＋　１加算器１２０から出力されたアドレスＡ１〜Ａ
８とΔ、。〜Ａ　Ｉ　Ｉ＋が入力される。

ブランキング期間に入ると、メモリ・コントローラ１４
０は、中央処理装置１００からのアクセスを禁止し、マ
ルチプレクサ１３０に表示アドレス・カウンタ１１０を
選択させ、メモリ・モジュール０．１の内の一方のメモ
リ・モジュールにリード転送アクセスを行わせる。続け
て、アドレスのビットＡ１〜Ａ、を全てＯとし、表示ア
ドレス・カウンタ１１０から出力されるアドレスのビッ
トＡ、が０の場合は表示アドレス・カウンタ１１０から
出力されるアドレス・ピントＡ１゜〜Ａｌｆｆをマルチ
プレクサ１３０に選択させ、ビットＡ、が１の場合は＋
１加算器１２０から出力されるアドレスをマルチプレク
サ１３０に選択させ、他方のメモリ・モジュールにリー
ド転送を行わせる。図示の例では、１回目をモジュール
Ｏとし、２回目をモジュール１としている。

表示量間が始まり、１回目にリード転送を行ったモジュ
ールＯに対してシリアル・クロックＳｔ？とシリアル・
アウトプット・イネーブルＳ１．とを与えることによっ
て、モジュールＯのシリアル・ポートから表示データが
出力される。モジュール・ｌの方は、シリアル・クロッ
クＳ１９が与えられないため、内部のシリアル・アドレ
ス・カウンタは０のままであり、シリアル・アウトプッ
ト・イネーブルＳ２゜もネゲートされているため、デュ
アルポート・メモリ・モジュール１のシリアル・ポート
の出力はハイ・インピーダンスになっている。

なお、シリアル・アドレス・カウンタとは、デュアルポ
ート・メモリのデータ・レジスタのどのアドレスをシリ
アル・ポートから出力するかを指示するものであり、デ
ータがメモリからデータ・レジスタにリード転送された
後、シリアル・クロックが入る度に１ずつカウント・ア
ップ（２５６Ｋデュアルポートの場合はＯ〜２５５まで
）される。

表示期間中に、表示アドレス・カウンタのＡ１〜Ａ、が
オールＯになった場合には、モジュール０のシリアル・
クロックとシリアル・アウトプット・イネーブルをモジ
ュールＩに切り換える。これによって、次からの表示デ
ータがモジュールｌのシリアル・ポートから出力される
。表示期間が終了し、ブランキング期間に入ったら、次
の表示期間に備え、２回目のリード転送を行う。

この実施例の場合、２５６ＫＢの表示メモリの後半９６
ＫＢは作業領域として使用できる（メモリ幅１２８０ド
ツトー１６０バイトの場合）、また、表示開始アドレス
は自由に設定可能であり、表示メモリ幅も１２８０ドツ
ト（１６０バイト）から２０４８ドツト（２５６バイト
）までワード単位に設定できる。

〔発明の効果〕 以上の説明から明らかなように、本発明によれば、表示
メモリの水平幅および表示開始アドレスを自由に設定す
ることが可能になる。このため、以下に示すような効果
を奏することが出来る。

（ａ）ＣＲＴの解像度に合わせてメモリの水平幅を設定
することにより、表示メモリを最小で構成出来る。

（ｂｌ　　表示メモリの非表示ｇ域を連続アドレスの空
間に出来る。

（Ｃ）　　表示開始アドレスを変えることにより、水平
スクロールが可能になる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は本発明の実施例のアドレス・マ
ツプを示す図、第４図は本発明の実施例における画面と
メモリ・アドレスの関係を示す図、第５図は本発明の実
施例の夕・イムチャートを示す図、第６図は従来の表示
制御装置のブロック図、第７図は従来のアドレス・マツ
プを示す図、第８図は従来の画面とメモリ・アドレスの
関係を示す図、第９図は従来の表示制御装置のタイムチ
ャートを示す図、第１０図はデュアルポート・メモリの
概要を示す図である。 １００・・・中央処理装置または描画プロセッサ、１１
０・・・表示アドレス・カウンタ、１２０・・・＋１加
算器、１３０・・・マルチプレクサ、１４０・・・メモ
リ・コントローラ、１５０と１５１・・・デュアルポー
ト・メモリ・モジュール、１６０・・・シフタ、１７０
・・・ＣＲＴＳ　Ｓ、、・・・ＣＰｔＪアドレス、Ｓ、
□・・・表示アドレス・カウンタから出力される表示ア
ドレス、Ｓ１１・・・＋１加算器から出力される加算ア
ドレス、Ｓｔａ・・・メモリ・アドレス、Ｓ＋Ｓ・・・
ランダム・ボート・データ、Ｓｏ・・・シリアル・ポー
ト・データ、Ｓ２．・・・モジュールＯのシリアル・ク
ロック、５ｉ１１・・・モジュールＯに対するシリアル
・アウトプット・イネーブル、Ｓ、・・・モジュール１
のシリアル・クロック、Ｓ２゜・・・モジュールｌに対
するシリアル・アウトプット・イネーブル。 特許出願人　　　株式会社ビーエフニー代理人弁理士　
　京　谷　四　部 （ａ） 、ｉａ’明ｃｒ＞Ｘ理説明図 男１図

Claims (1)

1. 【特許請求の範囲】 １個または複数のデュアルポート・メモリから構成され
   た所の２台のデュアルポート・メモリ・モジュール０、
   １を有する表示制御装置において、アドレス空間をデュ
   アルポート・メモリ・モジュールのシリアル・ポート側
   のデータ・レジスタの容量に応じて分割し、偶数番目の
   分割アドレス空間をデュアルポート・メモリ・モジュー
   ル０に割り付け、奇数番目の分割アドレス空間をデュア
   ルポート・メモリ・モジュール１に割り付け、ブランキ
   ング期間中に、次に表示すべきデータのアドレスが属す
   る第ｉ番目の分割アドレス空間のデータを、ｉの値によ
   って定まるデュアルポート・メモリ・モジュールから読
   み出して当該デュアルポート・メモリ・モジュールのシ
   リアル・ポート側のデータ・レジスタに転送し、第ｉ＋
   １番目の分割アドレス空間のデータを他方のデュアルポ
   ート・メモリ・モジュールから読み出して当該デュアル
   ポート・メモリ・モジュールのシリアル・ポート側のデ
   ータ・レジスタに転送し、 表示期間中は、前者のデュアルポート・メモリ・モジュ
   ールのシリアル・ポート側のデータ・レジスタからデー
   タを読み出して表示装置に送り、前者のデュアルポート
   ・メモリ・モジュールのシリアル・ポート側のデータ・
   レジスタが空になった場合には、後者のデュアルポート
   ・メモリ・モジュールのシリアル・ポート側のデータ・
   レジスタからデータを読み出して表示装置に送る ことを特徴とする表示制御装置の制御方式。