JPH0377530B2

JPH0377530B2 -

Info

Publication number: JPH0377530B2
Application number: JP56106127A
Authority: JP
Inventors: Shunsuke Furukawa; Zenji Hatsutori; Yoshihiko Matsumoto; Yutaka Ookubo
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-07-07
Filing date: 1981-07-07
Publication date: 1991-12-10
Also published as: DE3225401A1; GB2112552A; FR2509492B1; FR2509492A1; GB2112552B; JPS588348A; AT389773B; AU8557382A; US4622547A; CA1202730A; NL8202740A; ATA263582A

Description

【発明の詳細な説明】マイクロコンピユータにおいては、一般に出力
の表示はCRTデイスプレイにより行われ、この
表示のためにCRTデイスプレイに対応した出力
表示用のバツフアメモリを設ける、いわゆるビデ
オRAM方式が採られている。

しかし、このビデオRAM方式では、デイスプ
レイ系から垂直走査及び水平走査に同期して
DMAが行われるので、このDMA中にCPUがビ
デオRAMをアクセスすると、画面にチラツキを
生じてしまう。

そこで、このチラツキをなくす方法として (i) CRTデイスプレイが表示を行つていない帰
線期間にCPUとビデオRAMとの間のデータ転
送を行う。

(ii) ビデオRAMのバスを、CPUとデイスプレイ
系とが時分割式に使用する。

(iii) サイクルスチールを行う。

が考えられている。

しかし、(i)の方法では、CPUの処理が中断さ
れるので、処理速度が低下してしまう。また、(ii)
の時分割方式では、ビデオRAMとして高速のも
のを必要とし、例えばクロツク周波数が4MHzと
すれば、アクセスタイムが50n秒程度のRAMが
必要となつてしまう。さらに、(iii)のサイクルスチ
ール方式は、CPUの命令実行のプロセスに影響
を及ぼさない期間にDMAを行う一種の時分割方
式である。しかし、このサイクルスチール方式
は、6800系のCPUのようにどのマシンサイクル
も１つのクロツクで構成されているCPUでは、
実現可能であるが、8080系のCPUのようにマシ
ンサイクルによりクロツク数が異なるCPUでは、
実現が困難である。

この発明は、これらの問題点を一掃しようとす
るものである。

まず、CPUとして8080系のCPU、例えばZ80A
−CPUについて考えると、これはメモリアドレスとは別にＩ／Ｏアドレス
（Ｉ／Ｏボード）があり、０〜0FFFFH番地の
64KBをアドレスできる。なお、この場合は、
アドレツシングはBCレジスタにより行うこと
ができ、Ｂレジスタにアドレスの上位８ビツト
A₈〜A₁₅が出力され、Ｃレジスタにアドレスの
下位８ビツトA₀〜A₇が出力される。また、Ａ
レジスタのデータをＩ／Ｏアドレスに直接アス
セスすることもできる。

第４図Ａに示すように、Z80A−CPUのＩ／
Ｏリードライトサイクルでは、Ｉ／Ｏアドレス
がバスに３クロツク期間にわたつて出力され
る。例えば、クロツク周波数が4MHzとしても、
750n秒にわたつてＩ／Ｏアドレスが出力され
る。従つて、このＩ／Ｏアドレスの出力期間
に、CPUのＩ／Ｏリードライトと、デイスプ
レイ系のDMAとをそれぞれ行つても、それぞ
れに375n秒の期間を使用でき、これは低速の
RAMにも十分な期間である。

この発明は、これら、項に着目して上記(i)
〜(iii)項における欠点を一掃したものである。

すなわち、この発明においては、例えばＡ CPUのＩ／ＯアドレスにビデオRAMを設け
る。

ＢビデオRAMに対するCPUのアクセスと、デ
イスプレイ系のDMAとは時分割式に行うＣこの時分勝処理は、例えば第４図Ｂに示すよ
うに、CPUのクロツクの1/2の周波数のクロツ
ク２を用意し、２＝“Ｈ”のときCPU
のアクセス、２＝“Ｌ”のときデイスプレ
イ系のDMAのように、CPUのクロツクに同期
して行うようにするものである。

まず、上記Ａ項について説明しよう。

第１図はこの発明によるマイクロコンピユータ
の一例を示す。ただし、この図は、主として上記
Ａ項、すなわち、メモリアドレス及びＩ／Ｏアド
レスについて説明するためのものであり、後述の
系統図とは多少異なる点もある。

すなわち、第１図において、１は８ビツト並列
処理のCPU、例えばZ80A−CPU（または相当
品）、２は例えばモニタプログラム及びBASICイ
ンタープリタの書き込まれているROMを示し、
このROM２には例えば第５図Ａに示すように、
アドレスとして0H〜7FFFH番地の32KBが割り
合てられている。また、３はユーザのプログラム
が書き込まれると共に、CPU１のワークエリア
となるRAMを示し、このRAM３には例えば第
５図Ａに示すようにアドレスとして8000H〜
0FFFFH番地の32KBが割り合てられている。

そして、４は８ビツトのデータバス、５Ｌは下
位８ビツトのアドレスバス、５Ｈは上位８ビツト
のアドレスバスを示し、これらデータバス４及び
アドレスバス５Ｌ，５Ｈは、CPU１の対応する
データ端子D₀〜D₇及びアドレス端子A₀〜A₇，A₈
〜A₁₅に接続される。また、ROM２及びRAM３
のデータ端子D₀〜D₇及びアドレス端子A₀〜A₇，
A₈〜A₁₅が、データバス４及びアドレスバス５
Ｌ，５Ｈに対応して接続される。

また、CPU１からメモリリクエスト信号
MREQ、Ｉ／Ｏリクエスト信号、メモリリ
ード信号、メモリライト信号が採り出さ
れ、これら信号がシステムコントロール回路６に
供給されてメモリ用のリード信号及びラ
イト信号が形成され、これら信号が
ROM２及びRAM３に供給される。

また、７はＩ／Ｏポートを示し、これにはＩ／
Ｏアドレス（デバイス番号）として例えば30H〜
0FFH番地が割り合てられている。そして、ボー
ト７のデータ端子D₀〜D₇及びアドレス端子A₀〜
A₇はデータバス４及び下位のアドレスバス５Ｌ
に接続される。また、コントローラ６からＩ／Ｏ
用のリード信号及びライト信号が取り
出されてポート７に供給される。

そして、このポート７には周辺機器として例え
ばフルキーボード８が接続される。

さらに、１０は処理結果を表示するためのビデ
オRAMを示し、このRAM１０は例えば第５図
Ｂに示すように、アドレスとして0H〜2FFFH番
地の12KBが割り合てられている。ただし、この
アドレスはRAM１０から見たアドレスであり、
第１図に示すように、RAM１０の下位ビツトの
アドレス端子A₀〜A₇は上位８ビツトのアドレス
バス５Ｈに接続され、RAM１０の上位８ビツト
のアドレス端子A₈〜A₁₅は下位ビツトのアドレス
バス５Ｌに接続される。また、コントローラ６か
らのＩ／Ｏ用のリード信号及びライト信号
IOWがRAM１０のリード端子及びライト端子
Ｗに供給される。

そして、RAM１０のデータ端子D₀〜D₇がデー
タバス４に接続されると共に、RAM１０には、
表示回路２０が接続されて、RAM１０のデータ
は表示回路２０によつて順次読み出されてCRT
デイスプレイ９に供給される。

従つて、ROM２及びRAM３はCPU１のメモ
リアドレスに割り付けられ、ビデオRAM１０及
びポート７はCPU１のポートアドレスに割り付
けられているので、第５図Ａ，Ｂに示すようにア
ドレスを設定できる。そして、ROM２、RAM
３及びポート７については、一般のマイクロコン
ピユータと同様にCPU１持つすべての命令を実
行でき、ビデオRAM１０についてはＡレジスタ
及びBCレジスタを使用してデータのアクセスが
できる。

次に、上記Ｂ，Ｃ項、すなわち、ビデオRAM
１０及び表示回路２０について説明しよう。な
お、以下の例におけるビデオRAM１０及び表示
回路２０の表示能力ないし規格は、次のとうりで
ある。

ビデオRAM１０は、第５図Ｃに示すように、
グラツフイツク表示用のビデオRAM（以下Ｇ−
RAMと呼ぶ）と、キヤラクタ表示用のビデオ
RAM（以下Ｃ−RAMと呼ぶ）と、ユーザーがキ
ヤラクタのパターンを任意に設定するためのプロ
グラマブルキヤラクタジエネレータ（以下PCG
と呼ぶ）とから構成され、Ｇ−RAMはアドレス
が０〜1FFFH番地の8KB、Ｃ−RAMは2000H〜
27FFH番地の2KB、PCGは2800H〜FFFH番地
の28KBである（アドレスはいずれもRAM１０
から見たもの）。

そして、第６図に示すように、Ｇ−RAMは縦
100ドツト×横160ドツトのプレーンを表示し、Ｃ
−RAMは縦25行×横80字のプレーンを表示する
と共に、これらの２つのプレーンがイメージ的に
重ね合わされてCRTデイスプレイ９のスクリー
ン９Ｓに表示される。例えば、Ｇ−RAMの先頭
番地（０番地）のドツトと、Ｃ−RAMの先頭番
地（2000H番地）のキヤラクタとは、スクリーン
９Ｓの左上に重なつて位置する。

また、Ｇ−RAMにおいては、第７図に示すよ
うに、１バイトが２ドツトを表わし、１ドツトは
赤（Ｒ）、緑(G)、青(B)及び輝度(L)の４ビツトによ
り構成され、従つて、１ドツトは白及び黒を含ん
で８色あると共に、各色が濃淡の２種類となる。

さらに、Ｃ−RAMにおいては、１バイトが１
文字を表わし、PCGにおいては任意のパターン
が256個表現できる。

また、以下の例における信号の意味を次に列挙
する。

：4MHzのクロツクで、これを反転させた信号
φが、CPU１のクロツクとなる。

２：信号の1/2倍の周波数（2MHz）の信号
で信号とは同期している。

2：信号の２倍の周波数（8MHz）の信号で、
信号とは同期している。

Ｓ／：シフトレジスタを制御する信号で、“Ｈ”
のときシフト動作、“Ｌ”のときロード動作を
行う。

OIH：RAMのデータ端子の入出力状態を制御す
る信号。

：アドレス信号A₀〜A₁₅を使用してＧ−
RAMのアドレス空間をデコードした信号。
Ｉ／Ｏリクエスト信号などの制御信号は
デコードに使用していない。

：信号と同様、Ｃ−RAMとアドレス
空間をデコードした信号。

：信号と同様、PCGのアドレス空間を
デコードした信号。

：信号に信号，２などでウイ
ンドウをかけた信号。“Ｌ”のとき、Ｇ−
RAMのデータバスドライバをセレクトする。

：信号と同様の信号で、Ｃ−RAM
のデータバスドライバ用。

：信号と同様の信号で、PCGのデー
タバスドライバ用。

：Ｇ−RAMの書き出しバルス。

：PCGの書き出しパルス。

：CPU１がビデオRAM１０からデータ
を読み込むとき“Ｌ”になるリード信号。

：データバスの方向を制御する信号。

そして、ビデオRAM１０及び表示回路２０
は、例えば第２図に示すように構成される。

すなわち、第２図において、１１はＧ−
RAM、１２はＣ−RAM、１３はPCGを示し、
これらは上述したとうりのものとされる。そし
て、これらRAM１１〜１３は、アウトブツトイ
ネーブル端子が“Ｈ”のときデータバスが入
力状態となり、ライトイネーブル端子が
“Ｌ”のとき書き込み状態となる。さらに、２１
はシステムクロツク形成回路を示し、これにより
クロツク、２、2などが形成され、クロ
ツクは反転されてからCPU１に供給される。

さらに、２２は時分割バスマルチプレツクスコ
ントローラを示し、これには、クロツク、
２、2と、CPU１からのシステムコントロール
信号、、と、信号、、
PCGが供給され、クロツク、２、2を基
準として上述の各種の信号が形成されてそれぞれ
対応する回路に供給される。

また、２３はCPUインターフエイスデータバ
スドライバを示し、これは８ビツトのＤフリツプ
フロツプ回路２３Ｗ，２３Ｒにより構成さら、こ
れらフリツプフロツプ回路２３Ｗ，２３Ｒは、
CPU１から見て書き出しポート及び読み込みポ
ートとして働く。そして、書き出しポート２３Ｗ
は、信号の立ち下がりでCPU１のデータバ
ス４のデータを取り込んで＝“Ｌ”の期間、
それを出力し、読み込みポート２３Ｒは、クロツ
ク２の立ち上がりでデータを読み込み、
VRMRD＝“Ｌ”のときにデータバス４にそのデ
ータを乗せる。

また、３１〜３３はデータバスドライバを示
し、これらはドライバ２３とビデオRAM１１〜
１３との間のバスラインに設けられる。これらド
ライバ３１〜３３は、その端子を“Ｌ”にする
と非活性状態（高インビーダンス）から活性状態
になるもので、ビデオRAM１１〜１３のバスが
CPU１に明け渡されたときのリードライトの窓
口として働く。

さらに、３４はCRTコントローラ、４１〜４
３はCPU側アドレスとDMAアドレスとを切り換
えるマルチプレクサを示す。そして、コントロー
ラ３４においては、第８図Ａ，Ｂに示すように、
クロツク２からビデオRAM１０のDMAア
ドレス信号VDAが形成される。また、マルチプ
レクサ４１〜４３はクロツク２が制御信号と
して供給され、２＝“Ｌ”のときＣ側（CPU
側）、２＝“Ｈ”のときＤ側（DMA側）に切
り換えられる。

なお、この場合、スクリーン９Ｓの例えば左上
な対応するアドレスは、Ｇ−RAM１１は０番
地、Ｃ−RAM１２は2000H番地であり、以下同
様に、スクリーン９Ｓの同一点に対してＧ−
RAM１１とＣ−RAM１２とではアドレスが異
なるが、信号VDAはこの異なる２つのアドレス
を同時に指定すなければならない。

このため、信号VDAがマルチプレクサ４１，
４２に供給されるとき、信号VDAのビツト位置
が違えられて供給され、コントローラ３４からの
信号VDAが単一であつても、Ｇ−RAM１１、Ｃ
−RAM１２とを同時にアドレスできるようにさ
れている。なお、以下の説明及び第８図におい
て、信号VDAのアドレスＭは、コントローラ３
４の信号VDAから見たアドレスである。

また、５１，５２は８ビツトのフリツプフロツ
プ回路を示し、フリツプフロツプ回路５２は、Ｃ
−RAM１２のデータ（コード）を取り込み、こ
の取り込んだデータをPCG１３のアドレスとし
てそのデータに対応したパターンのデータを
PCG１３から得るためのものである。この場合、
フリツプフロツプ回路５２によりPCG１３の出
力データは、Ｃ−RAM１２に入力されたDMA
のアドレスに対して１キヤラクタ分遅れるので、
この遅れを補正するためにフリツプフロツプ回路
５１が設けられる。

また、６１は８ビツトの並列入力・並列出力の
シフトレジスタを示し、これはグラフイツクデー
タ（第７図）の１バイトを４ビツトの２ドツトに
振り分けるためのものである。さらに、６２は８
ビツトの並列入力・直列出力のシフトレジスタを
示し、これによりキヤラクタの１バイト分のイメ
ージがフオントの信号に変換される。また、６３
はグラフイツク信号とキヤラクタ信号とを合成す
る合成回路を示し、この合成回路６３からは、第
５図に示すグラツフイツクプレーンとキヤラクタ
プレーンとをイメージ上で合成した三原色信号が
取り出される。

なお、回路５１，５２，６１，６２には、クロ
ツク形成回路２１から信号Ｓ／及びクロツク
CLK、SCLKが供給される。

また、時分割バスマルチプレツクスコントロー
ラ２２及びPCG１３の一例を第３図に示す。こ
の図において、２２１，２２２はＤフリツプフロ
ツプ回路であり、マルチプレクサ４３は、４ビツ
トのマルチプレクサ４３１〜４３３により構成さ
れる。また、DMAアドレス信号VDAは、スクリ
ーン９Ｓ上での表示アドレスを示す信号MA₀〜
MA₁₃と、ラスターアドレスRA₀〜RA₃とよりな
る。

このような構成によれば、そのタイミングチヤ
ートは第８図に示すようになる（第８図の符号
P₁〜P₆は、第２図の点P₁〜P₆に対応する。また、
ドツトをつけた信号区間は、CPU１がバスを占
有していることを示す）。

すなわち、２＝“Ｌ”の期間Tcには、第８
図Ｃに示すように、アドレスバス５Ｈ，５Ｌがマ
ルチプレクサ４１を通じてＧ−RAM１１のアド
レス端子ABに接続されると共に、マルチプレク
サ４２を通じてＣ−RAM１２のアドレス端子
ABに接続される。また、第８図Ｄに示すよう
に、データバス４がポート２３Ｗ，２３Ｒを通
じ、さらにバスドライバ３１を通じてＧ−RAM
１１のデータ端子DBに接続されると共に、バス
ドライバ３２を通じてＣ−RAM１２のデータ端
子DBに接続される。従つて、期間Tcには、信号
OIH、、によりCPU１とＧ−
RAM１１、Ｃ−RAM１２との間でデータのア
クセスができる。

また、期間Tcには、第８図Ｇに示すように、
アドレスバス５Ｈ，５Ｌがマレチプレクサ４３を
通じてPCG１３のアドレス端子ABに接続される
と共に、第８図Ｈに示すように、データバス４が
ポート２３Ｗ，２３Ｒを通じ、さらにバスドライ
バ３３を通じてPCG１３のデータ端子DBに接続
される。従つて、期間Tcには、信号OIH、
PCGWRによりCPU１とPCG１３との間でデー
タのアクセスができ、例えば、任意のパターンと
して表示されるデータをPCG１３に書き込むこ
とができる。

一方、２＝“Ｈ”の期間Tdには、第８図Ｃ
に示すように、コントローラ３４からDMAアド
レス信号VDAがマルチブレクサ４１を通じてＧ
−RAM１１のアドレス端子ABに供給されると
共に、マルチブレクサ４２を通じてＣ−RAM１
２アドレス端子ABに供給される。従つて、第８
図Ｄに示すように、期間Tdには、Ｇ−RAM１１
及びＣ−RAM１２からデータＭ，Ｍがそれぞれ
DMAにより読み出される。そして、第８図Ｅに
示すように、期間Tdの終了時点にクロツクCLK
が“Ｈ”になり、これによりデータＭ，Ｍがフリ
ツプフロツプ回路５１，５２にラツチされ、従つ
て、第８図Ｆに示すように、フリツプフロツプ回
路５１，５２からはクロツクの１クロツク遅れ
てデータＭ，Ｍが得られる。

そして、フリツプフロツプ回路５１からのデー
タＭがシフトレジスタ６１に供給されると共に、
第８図Ｉに示すように、期間Tdから期間Tcへの
変化時に“Ｌ”となるシフト／ロード信号Ｓ／
がレジスタ６１に供給されてＳ／＝“Ｌ”のと
きデータＭはレジスタ６１にロードされる。そし
て、レジスタ６１には、第８図Ｊに示すように期
間Tc、Tdの開始時点ごとに立ち上がるシフトパ
ルスSCLKが供給されてレジスタ１７からは第８
図Ｋに示すように、期間TcにはデータＭの上位
４ビツトの三原色信号Ｒ，Ｇ，Ｂ及び輝度信号Ｌ
が取り出され、期間Tdには同じデータＭの下位
４ビツトの三原色信号Ｒ，Ｇ，Ｂ及び輝度信号Ｌ
が取り出され、これら信号Ｒ〜Ｂ，Ｙは合成回路
６３に供給される。

また、期間Tdには、フリツプフロツプ回路５
２のデータＭ及びDMAアドレス信号VDAの一部
（信号RA₀〜RA₂）が、マルチブレクサ４３を通
じてPCG１３のアドレス端子ABに供給されてデ
ータ（Ｍ）が読み出され、このデータ（Ｍ）がシ
フトレジスタ６２に供給されると共に、信号Ｓ／
Ｌ及びパルスCLKがレジスタ６２に供給されて
レジスタ６２からは第８図Ｌに示すようにデータ
（Ｍ）が直列に取り出される。そして、この直列
データが合成回路６３に供給される。

従つて、合成回路６３からは、第６図に示すグ
ラツフイツクプレーンとキヤラクタプレーンとを
イメージ上で合成した三原色信号が取り出され、
CRTモニタ９に供給される。

次に、CPU１のリードライトのタイミングに
ついてPCG１３をアクセスする場合を例として
説明しよう。

第９図は、CPU１がPCG１３からデータを読
み込む場合を示し、第９図Ａは期間T₁が期間Td
（２＝“Ｈ”の期間）に同期したとき、第９図
Ｂは期間T₁が期間Tc（２＝“Ｌ”の期間）に
同期したときである。

そして、第９時Ａにおいて、データバス４上の
データは期間Twの開始時点にサンプルしたもの
であり、この開始時点にはCPU１のＩ／Ｏアド
レスは十分に確定している。そして、CPU１は
期間T₃のクロツクφの立ち下がり時点にデータ
を読み込む。

従つて、CPU１のデータの読み込みに必要な
セツトアツプタイム（Z80A−CPUでは50n秒）
及びホールドタイム（同じく0n秒）は、十分に
満足されている。

また、第９図Ｂにおいては、期間T₃の開始時
点にCPU１はデータを読み込む。従つて、この
ときのデータのセツトアツプタイムは、 125〔ｎ秒〕−（２の立ち上がりに対するポート23R
の遅延時間）＝125〔ｎ秒〕−28〔ｎ秒〕＝97〔ｎ秒〕であり、CPU１のセツトアツプタイム50n秒は十
分に満足されている。

従つて、第９図Ａ，Ｂのどちらかのときでも、
CPU１は、PCG１３からデータを正確に読み込
むことができる。

さらに、第１０図は、CPU１がPCG１３にデ
ータを書き出す場合を示し、第１０図Ａは期間
T₁が期間Tdに同期したとき、第１０図Ｂは期間
T₁が期間Tcに同期したときである。

そして、第１０図Ａにおいて、期間Twの開始
時点には、CPU１のアドレス及びデータはとも
に確定している。そして、この期間Twの開始時
点に信号が立ち下がつてCPU１のデータが
書き出しポート２３Ｗに取り込まれる。このデー
タが、PCG１３のデータ端子DBに乗せられるの
は、期間T₃における＝“Ｌ”の期間であり、
この期間にPCG１３に書き出される。

また、第１０図Ｂにおいては、期間TwにPCG
１３への書き出しが行なわれる。そして、信号
PCGSが未定義になつている期間は、＝“Ｈ”
であり、データバスドライバ３１〜３３はCPU
１が読み込む方向にあるので、でたらめなデータ
がPCG１３（及びRAM１１，１２）に書き出さ
れることはない。

従つて、CPU１がPCG１３にデータを書き出
す場合、これを正確にできる。

以上のようにして、この発明によれば、ビデオ
RAM１０に対してCPU１のアクセス及び表示回
路２０のDWAが行われる。

そして、この場合、特にこの欲名によれば、ビ
デオRAM１０に対して時分割式にDMAを行つ
ているので、表示画面にチラツキを生じることが
ない。また、ビデオRAM１０は、CPU１のＩ／
Ｏアドレスな接続しているので、ビデオRAM１
０に表示用のDMAを行つてもCPU１の処理速度
の低下がない。さらに、CPU１のＩ／Ｏアドレ
スは、第４図に示すように、３クロツク以上、す
なわち、750n秒以上にわたつて確定しているの
で、このＩ／Ｏアドレス期間に、CPU１のアク
セスと表示用のDMAとを時分割式に行つても、
それぞれの占有期間は375n秒となり、従つて、
ビデオRAM１０として高速のものを必要としな
い。

また、ビデオRAM１０はＩ／Ｏアドレスに接
続されているので、主メモリであるROM２及び
RAM３のアドレスを広くでき、例えば、ユーザ
ーはより大きなプログラムを実行できる。

さらに、ビデオRAM１０のアドレスもさらに
広くでき、例えばＧ−RAM１２のアドレスを０
〜7FFFH番地の32KBとして640ドツト×400ドツ
トの高解像度グラフイツク表示もできる。あるい
は、表示用のアトリビユートエリアを充実させる
こともできる。

また、CPU１から見たアドレス及びBCレジス
タのビツトに対して、ビデオRAM１０の下位８
ビツトのアドレスA₀〜A₇と上位８ビツトのアド
レスA₈〜A₁₅とが反転しているので、Ｂレジスタ
をカウンタとして使用でき、例えば、CPU１の
もつ入出力命令INIR、OTIRなどによりRAM３
とビデオRAM１０との間で256バイト単位のブ
ロツク転送を行うこともできる。

しかも、ポート７に対してはCPU１の下位８
ビツトのアドレス及びＣレジスタのビツトが対応
するので、ポート７に対して通常のマイクロコン
ピユータと同様にＡレジスタ及びＣレジスタを使
用した入出力命令を実行できる。

さらに、メモリバンク方式のように、メモリバ
ンクを選択してからビデオRAM１０をアクセス
する必要がないので、この点からも実行速度の低
下がない。また、プログラマの負担も小さい。

なお、上述において、ビデオRAM１０のＩ／
Ｏアドレスは、その上位８ビツトA₈〜A₁₅がポー
ト７Ｉ／ＯアドレスA₀〜A₇と異なればよい。

【図面の簡単な説明】

第１図〜第３図はこの発明の一例の系統図、第
４図〜第１０図はその説明のための図である。１はCPU、２はROM、３はRAM、７はＩ／
Ｏポート、１０はビデオRAM、２０は表示回路
である。

Claims

【特許請求の範囲】１マシンサイクルにより異なるクロツク数を有
するCPUと、このCPUに接続され、表示用の画像信号を出
力するためのバツフアメモリと、上記CPUの基準クロツクを供給するためのク
ロツク発生手段と、上記基準クロツクの1/2の周波数を有する1/2ク
ロツクを形成する形成手段と、この1/2のクロツクに基づいて上記バツフアメ
モリへ上記CPUからアクセスするための第１の
アクセスアドレスと、表示用制御手段による出力
表示用の第２のアクセスアドレスとを選択して供
給する選択手段とを有し、上記第２のアクセスアドレスが複数クロツク期
間確定するように設定され、上記基準クロツクに同期して上記バツフアメモ
リへの上記CPUのアクセスと、上記バツフアメ
モリの出力表示用のアクセスとを時分割に行うよ
うになすことを特徴とする出力表示用メモリの制
御回路。