JPH0293585A - 表示メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、マイクロコンピュータにより表示メモリを
制御して表示画面を得るデイスプレィに使用される表示
メモリ制御装置に関する。

（従来の技術） ビデオテックスなどのカラーデイスプレィには表示メモ
リ制御装置が設けられている。第４図は従来の表示メモ
リ制御装置である。中央演算処理装置（以下ＣＰＵと記
す）４００は、８ビツトのデータバス４０１を介してバ
ッファ回路４０２に接続され、このバッファ回路４０２
は、１６ビツトのデータバス４０３に接続されている。

データバス４０３は、４ビツトのバス４０４，４０５゜
４０６，４０７に分岐され、それぞれのバス４０４．４
０５，４０６．４０７は表示メモリ４１１．４１２．４
１３’、４１４に接続されている。また、４１５はＲＧ
Ｂデコーダであり、表示メモリ４１１，４１２，４１３
，４１４から読み出される１６ビツト単位のデータを、
表示すイクルに合せて、つまり表示クロックに同期して
Ｒ，Ｇ、Ｂの表示信号に変換している。

」１記のように、従来の表示メモリ制御装置は、４ビツ
トデータバス構成の表示メモリを表示メモリ４１１，４
１２，４１３．４１４のように４個使用し、これをアク
セスしている。この例は、ブロック着色形と呼ばれる表
示メモリ構成である。

ブロック着色形表示メモリ構成は、−層のドツトパター
ンメモリ部と、機能ブロックメモリ部とに大別できる。

文字や図形のドツトパターンデータは、ドツトパターン
メモリ部に格納され、機能ブロック単位のデータ、つま
り着色データ（前景色データ、背景色データ）や表示属
性データ（フラッシングなど）は機能ブロックメモリ部
に格納される。表示メモリ４１１，４１２，４１３゜４
１４のデータは、アドレスデータにより指定され走査線
周期で読み出され、ＲＧＢデコーダ４１５によりＲ，Ｇ
、Ｂ信号に変換される。

前景色、背景色データ用の機能ブロックメモリの容量は
、前景色、背景色とも８色２階調の１６色を機能ブロッ
ク単位（４×４画素）で指定するものとすると、１機能
ブロック当り４ビット（２−１６色）必要である。

一方、表示属性用の機能ブロックメモリの容量は、フラ
ッシングやコンシールなどを着色と同様に機能ブロック
単位で指定するとして１機能ブロック当り３ビツト（２
−８種類）と仮定する。

第５図は、サイクルスチール方式と呼ばれる表示メモリ
制御方式のタイミングチャートであり、ここでは、１表
示すイクルを１６表表示クロック１６Ｔｃ）に選定して
１表示すイクル中で、各ドツトパターンデータ（ＤＰ）
、表示属性データ（ＣＣ）、前景色データ（ＦＧ）　、
背景色データ（ＢＧ）をそれぞれ１６ビツト単位で読み
出し、ＲＧＢデコーダ４１５によりデコードしている。

アドレスバスは、ＣＰＵ４００から供給されるので、８
ビツトのアドレスデータが２回与えられることにより、
１６ビツトのデータが読み出される。

こように、各ドツトパターンデータ（ＤＰ）、表示属性
データ（ＣＣ）　、前景色データ（ＦＧ）、背景色デー
タ（ＢＧ）がそれぞえ１６ビツト単位で読み出され、デ
コーダ４１５の入力となる。

このとき、各ドツトパターンデータ（ＤＰ）、表示属性
データ（ＣＣ）、前景色データ（ＦＧ）、背景色データ
（ＢＧ）の間隙を縫って、表示メモリ４１１〜４１４の
書込みアクセスや他の処理（この期間をＣＰＴと記載す
る）を行なっている。

ところで、最近では集積回路技術の向上にともない、表
示メモリとして大容量のものが開発されている。このよ
うな表示メモリ（データバスは４ビツト）のものを使用
し、使用メモリチップ数を減らし回路規模を小さくしよ
うとした場合、次のような問題が生じている。大容量の
表示メモリのデータバスが４ビツトであるために、１表
示クロックで４ビツトのデータしか読み出すことはでき
ない。従って、１６ビツト単位のデータを得るとすると
４表示クロックが必要となる。このことは、第５図の例
からもわかるように、４個の表示メモリを使用したとき
は２表示クロックにより１６ビツトのデータを読み出す
ことができたのに、大容量の表示メモリではその倍の表
示クロックを要し、ＣＰＵ４００が他の処理を行なう期
間（ＣＰＴ）にゆとりがなくなることを意味する。サイ
クルスチール方式では、第５図に示す１表示すイクルの
ほとんどをデータ読出しのために費やすことになる。

（発明が解決しようとする課題） 上記したように、従来の表示メモリ制御方式によると、
大容量の表示メモリ（データバスは４ビツト）のものを
使用し、使用メモリチップ数を減らし回路規模を小さく
しようとした場合、データ読出し期間が長くなり（アク
セス効率の低下）、ＣＰＵが他の処理あるいは表示メモ
リへのデータ書込みを行なう余裕がなくなるという問題
がある。

そこでこの発明は、表示メモリのデータバスの容量が少
なくても、そのアクセス効率を向上することができる表
示メモリ制御装置を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） この発明は、表示データを格納した表示メモリと、この
表示メモリに格納されている表示データがデータバスを
介して供給され、１水平表示期間分の表示データを格納
することができる第１のラインメモリと、この第１のラ
インメモリに対して前記表示メモリからの読出しデータ
をシステムクロックに同期して転送する手段と、この第
１のラインメモリから読み出された表示データを格納す
ることができる第２のラインメモリと、この第２のライ
ンメモリに対して前記第１のラインメモリに蓄積されて
いる表示データを表示期間に先だって、前記システムク
ロックにより転送する手段と、前記第２のラインメモリ
からの表示データを表示クロックに応答して読出し表示
信号にデコディングするデコーダとを備え、表示メモリ
のアクセスを全てシステムクロックに同期させて行ない
、第２のラインメモリの読出しのみを表示クロックに同
期して行なうようにしたものである。

（作用） 上記の手段により、表示メモリに対する直接のアクセス
は、ＣＰＵのシステムクロックにより行なうので、高速
でデータ書込み読出しを行なうことができる。このよう
にアクセスを実行しても、第１と第２のラインメモリを
設けているので、デイスプレィ側の表示すイクル及び表
示クロックとの時間合せは容易に得られる。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例である。第１図において、
中央演算処理装置（以下ＣＰＵと記す）１００は、８ビ
ツトのデータバス１０１を介してバッファ回路１０２に
接続され、このバッファ回路１０２は、４ビツトのデー
タバス１０３に接続されている。データバス１０３は、
４ビツトのデータバスを有する表示メモリ２００に接続
されている。

表示メモリ２００に対しては、例えば第４図で説明した
ようなドツトパターンデータ（ＤＰ）、表示属性データ
（ＣＣ）　、前景色ブタ（ＰＣ）　、背景色データ（Ｂ
Ｇ）が格納され、またＣＰＵ１００のシステムクロック
に同期したアクセスにより誼データの読出しか行われる
。

また表示メモリ２００のデータバスは、データ属性処理
回路１０４に接続されている。データ属性処理回路１０
４は、表示属性データ（ＣＣ）に応じてドツトパターン
データ（ＤＰ）を変形することができる。データ属性処
理回路１０４からの出力データは、システムクロックに
より第１のラインメモリ１０５に転送される。ここで、
１水平表示期間分の表示データが蓄積されると、今度は
、やはりシステムクロックによりデイスプレィ（受像機
）の表示期間に先たって、非表示期間に高速で第２のラ
インメモリ１０６に転送される。そして、第２のライン
メモリ１０６の表示データは、今度は、デイスプレィ側
の表示クロックに同期してＲＧＢデコーダ１０７におい
てデコードされ、表示用のＲ，Ｇ、Ｂ信号として出力さ
れる。

第２図は、上記実施例の回路のタイミングチャートであ
る。この表示メモリ制御装置は、表示メモリ２００に対
する書込みや読出しアクセス、表示属性処理、第１のラ
インメモリ１０５．及び第２のリンメモリ１０６に対す
るデータ転送は、全てＣＰＵ１００にもちいられるシス
テムクロック（第２図（ａ））で高速で行なっている。

従って、データバス１０３における表示メモリ２００か
らの読出しデータは、第２図（ｂ）に示すように、表示
クロック（第２図（ｅ））とは無関係に、ＣＰＵ１００
の主導権の元で表示属性処理回路１０４に転送される。

第２図（ｂ）のデータ期間ＣＰＴおよび斜線部分は、Ｃ
ＰＵ１００のアクセス動作に余裕を生じた期間であり、
この期間を利用してＣＰＵ１００は、表示メモリ２００
へのデータ書込みや他の処理を行なうことができる。表
示属性処理回路１０４にはその入力バス（４ビツト容ｆ
ｆ１）を介して、ドツトパターンデータ（ＤＰ）　、表
示属性データ（ＣＣ）　、前景色データ（ＦＧ）、背景
色データ（ＢＧ）が入力される。

ここで、表示属性処理回路１０４は、表示属性データ（
ＣＣ）に応じてドツトパターンデータ（ＤＰ）を変形処
理することができる。例えば、表示属性データ（ＣＣ）
かフラッシングを示すものであれば、ドツトパターンデ
ータ（ＤＰ）をそのまま出力したり反転させたりする作
業を自動的に切換え、またコンシールを示すものであれ
がブタを全てオール“１°又はオール“０”に変形した
りする。これにより、第１のラインメモリ１０５に転送
されるデータは、第２図（ｄ）に示すように、属性デー
タの分が少なくて良い。これにより、ラインメモリ１０
５からラインメモリ１０６ヘデータ転送を行なう場合（
第２図（ｆ））もＣＰＵ１００のデータ転送負担が低減
され、またＲＧＢデコーダ１０７において行われるデコ
ーディング処理も負担が軽減される。なお、属性処理回
路１０４がない場合は、ＲＧＢデコーダは従来と同様な
属性処理を行なうことになる。

第３図は、上記第１と第２のラインメモリ１０５と１０
６のメモリマツプの例を示している。

この例は、１水平表示期間に２５６ビツトのドツトパタ
ーンがあるものとして示した例であり、６４ワード×１
２ビット−７６８ビツトである。

なお、上記の実施例では、ブロック着色形の表示メモリ
制御装置を一例として説明したか、この発明はこれに限
定されるものではなく、各種の表示メモリ制御のために
用いることができる。またこの発明は、属性処理回路は
必ずしも必要ではない。

［発明の効果］ 以上説明したようにこの発明は、表示メモリのデータバ
スの容量が少なくても、そのアクセス効率を向上するこ
とができる。またこれにともない、使用するメモリチッ
プ数を低減し、回路規嘆を縮小するにも有効である。さ
らに、ＣＰＵのアクセスにゆとりができるために、他の
処理を実行させるためのソフトウェア機能向上を図るこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成説明図、第２図
は第１図の回路の動作例を説明するために示したタイミ
ングチャート、第３図は第１図のラインメモリのメモリ
マツプの例を示す図、第４図は従来のメモリ制御回路を
示すブロック図、第５図は第４図の回路の動作例を説明
するために示したタイミングチャートである。 １００・・・中央演算処理装置ｉ＆　（ＣＰＵ）　、１
０２・・・バッファ回路、１０４・・・表示属性処理回
路、１０５・・第１のラインメモリ、１０６・・・第２
のラインメモリ、１０７・・・ＲＧＢデコーダ、２００
・・・表示メモリ。 第１図 出願人代理人　弁理士　鈴江武彦 ６４ｗｏｒｄ　ｘ　１２ｂｉｔ ＝　７６８　ｂｉｔ

Claims (1)

1. 【特許請求の範囲】 表示データを格納した表示メモリと、 この表示メモリに格納されている表示データがデータバ
   スを介して供給され、１水平表示期間分の表示データを
   格納することができる第１のラインメモリと、 この第１のラインメモリに対して前記表示メモリからの
   読出しデータをシステムクロックに同期して転送する手
   段と、 この第１のラインメモリから読み出された表示データを
   格納することができる第２のラインメモリと、 この第２のラインメモリに対して前記第１のラインメモ
   リに蓄積されている表示データを表示期間に先だって、
   前記システムクロックにより転送する手段と、 前記第２のラインメモリからのデータを表示クロックに
   応答して読出し表示信号にデコーディングするデコーダ
   とを備え、 前記表示メモリのアクセスを全てシステムクロックに同
   期させて行ない、第２のラインメモリの読出しのみを表
   示クロックに同期させて行なうことを特徴とする表示メ
   モリ制御装置。