JPH01239587A - 表示制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、キャプテン端末や文字多重アダプタのよう
なデジタル文字・図形表示システムの表示制御回路に関
する。

（従来の技術） 情報伝達手段としてＴＶ画面に文字・図形情報を表示し
、この文字す図形情報に基づいて取引を可能とするキャ
プテン端末、及びＴＶ画面の画像に重畳して文字・図形
情報を表示できる文字多重アダプタが実用化されている
。

このような文字・図形情報伝達手段には、文字及び図形
をＴＶ画面に表示するための表示制御回路が設けられて
いる。第５図に、従来の文字多重アダプタに用いられる
表示制御回路を示す。この表示制御回路の動作タイミン
グを第６図に示す。

従来の文字多重アダプタに用いられる表示制御回路によ
ると、第６図に示すクロックＣＰは表示用タイミングパ
ルスとして使用され、このクロッり１周期が１ドツトに
対応して画像の表示を行なう。データバスには、１６ビ
ツトのデータバスが使用されているため、画像メモリ１
１からデータが１６クロツクの期間に読出され、１６ビ
ツト分の画像が表示できる。そこで、この１６クロツク
を１単位として画像表示を繰返すことによって所定の画
像が表示できる。

この表示においては、第６図に示すようにＣＣ（表示制
御）、ＤＰ（ドツトデータ）、ＦＧ（前景）、及びＢＧ
（背景）のような文字表示コントロールに必要な４種類
のデータを読み出す期間が表示期間中に設けられ、各期
間において１６ビツト分のデータが読み出される。上記
読み出し期間の間に夫々ＡＣＣ期間が設けられ、このＡ
ＣＣ期間はＣＰＵのアクセス期間であり、このＡＣＣ期
間にＣＰＵはデータを画像メモリ１１に書き込む。

即ち、１６クロツクの期間に、１６ビツト分のデータの
書き込み及び読み出しが夫々４回繰返され、読み出しデ
ータを順次モニタに伝送することにより、画像がモニタ
に表示される。このようなデータの書き込み及び読み出
しを繰返すサイクルスチル方式により表示制御が行われ
る。

次に第５図を参照して従来の表示制御回路の動作を簡単
に説明する。この表示制御回路には、ＣＰＵアクセスタ
イミング発生回路８及び表示データ読み出しタイミング
発生回路９が設けられ、これらの２つのタイミング発生
回路によってサイクルスチル制御が行なわれる。２つの
タイミング発生回路は、表示制御用カウンタ５からのカ
ウント出力値を基にしてタイミングを形成する。表示デ
ータ読み出しタイミング発生回路９の出力のリードパル
スと、表示データ読み出しタイミング発生回路９から出
力される制御Ａの信号によって読み出しアドレスカウン
タ１０が制御され、読み出しアドレスカウンタ１０の出
力によってデータの読み出しが行なわれる。制御Ａの信
号は、第６図に示したようにＬｏｗの期間がデータ読み
出し期間となる。このＬｏｗの期間に読み出しアドレス
が読み出しアドレスカウンタ１０から出力され、このア
ドレス出力のタイミングに合せてリードパルス、及びＲ
ＧＢデコーダ１においてデータをラッチするためのデー
タラッチパルスが表示データ読み出しタイミング発生回
路９から出力される。

次に、ＣＰＵ側からデータを書き込む場合について説明
する。ＣＰＵは、ＣＰＵアクセスタイミング発生回路８
からライトビジー信号を受けていなければ、書き込みデ
ータとこのデータを書き込むメモリアドレスとを、書き
込みデータレジスタ６及び書き込みアドレスレジスタ７
に夫々入力する。これらレジスタ６及び７は、夫々のう
・ソチノ々ルスに応答して書き込みデータとメモリアド
レスをラッチする。またこのときＣＰＵは、ＣＰＵアク
セスタイミング発生回路８ヘメモリ書き込み要求を出す
。ＣＰＵアクセスタイミング発生回路８は、書き込み要
求を受けると、ライトビジー信号を送出可能にする。ま
た、ＣＰＵアクセスタイミング発生回路８は、ＣＰＵ書
き込み要求の情報をＣＰＵアクセス期間、即ちＡＣＣ期
間が来るまで保持スる。ＣＰＵアクセスタイミング発生
回路８は、表示制御用カウンタ５からのカウント出力値
を基にしてタイミングを形成し、ＡＣＣ期間になると、
第６図に示したように制御Ｂの信号をＬｏｗする。この
とき書き込みレジスタ６．７にラッチされたデータ値が
バスへ送出される。このデータは、ライトパルスに応答
してメモリに書き込まれる。書き込みを終了したＣＰＵ
アクセスタイミング発生回路８は、ライトビジー信号を
オフにし、次の書き込み要求が来るのを待つ。

（発明が解決しようとする課題） 上述した従来の表示制御回路は、書き込み及び読み出し
が交互に行われているのでメモリへの書き込み期間が限
られ、書き込みスピードに限界がある。このためメモリ
への書き込み要求が頻繁におこると、書き込みがビジー
となり、この間ＣＰＵは、待ち状態となるのでＣＰＵの
稼働効率が低下するという問題があった。

従って、この発明の目的は、ＣＰＵの待ち状態を軽減し
ＣＰＵの稼働効率を向上できる表示制御回路を提供する
ことにある。

［発明の構成］ （課題を解決するための手段） この発明は、画像メモリ１１から読み出した少なくとも
ＤＰ、ＣＣデータをＲＧＢデコーダ１に転送する手段と
、ＲＧＢデコーダに入力された表示制御（ＣＣ）データ
及びドツトパターン（Ｄ　Ｐ）データに基づいて前景（
ＦＧ）データ及び背景（ＢＧ）データの内容を判定する
判定手段と、この判定手段の判定に応じてＦＧ及びＢＧ
データの一方の読み出し期間をＣＰＵアクセス期間に設
定する手段とから構成される。

（作用） 表示制御回路による文字表示コントロールに必要な４種
類のデータにおいて、ＤＰデータとは、ドツト毎に、Ｆ
Ｇ色を表示するか、ＢＧ色を表示するかを示したデータ
であり、このＤＰデータが第４図の第１行目や第８行目
のようにオール０である場合や、第４図には示していな
いがオール１の場合には、ＤＰデータによりＢＧまたは
ＦＧのいずれか一方であることが認識できる。色情報と
してはＢＧまたはＦＧのいずれか一方だけあればよく、
不必要なデータまでメモリから読出す必要はない。また
、ＣＣデータの内容によってはＢＧまたは、ＦＧの一方
でよい場合もあり、このときにも同様に考えられる。

以上のように、読み出す必要のないデータのために読み
出し期間を設けることには意味がないので、この期間を
ＣＰＵのアクセス期間にして、ＣＰＵの処理効率を上げ
ようとするのが本発明の主旨であり、ＣＰＵがメモリを
アクセスする期間を増加させ、上記欠点を軽減した表示
制御回路がこの発明により提供できる。

即ち、判定手段はＤＰ及びＣＣデータの内容から、表示
が必要なのはＦＧＳＢＧいずれか一方だけでよいのか、
あるいは、２つのデータ・が必要なのかを判断し、もし
一方だけあればよいのであれば、判定手段は不必要な色
データを読み出す期間を、ＣＰＵアクセス期間に置換え
る。これによって、ＣＰＵのメモリアクセス期間（第６
図ＡＣＣ期間）が増え、データの処理能力が増す。

（実施例） 以下、本発明の表示制御回路を文字多重アダプタに適用
した場合の実施例について、図面を参照して説明する。

第１図に示す文字多重アダプタによると、ＣＰＵから画
像メモリ１１に画像データを書き込むための書き込みデ
ータレジスタ６、書き込みアドレスレジスタ７、ＣＰＵ
アクセスタイミング発生回路８が設けられる。画像メモ
リ１１からの読み出し及び表示系には、表示制御カウン
ター５、表示データ読み出しタイミング発生回路９、読
み出しアドレスカウンタ１０、ＲＢＧデコーダ１、ＣＣ
−ＤＰデータ判定回路４が設けられる。

ＲＢＧデコーダ１は、第２図に示すようにＤＰラッチ回
路ＩＤＰ及びＣＣラッチ回路ＩＣＣを有する。これらラ
ッチ回路ＩＤＰ及びＩＣＣは、ＣＣ−ＤＰデータ判定回
路４に接続される。

次に、第１図及び第２図並びに第３図を参照して表示動
作の説明をする。

先ずＣＰＵ側からデータを画像メモリ１１に書き込む場
合について説明する。ＣＰＵは、ＣＰＵアクセスタイミ
ング発生回路８からライトビジー信号を受けていなけれ
ば、書き込みデータ及びこのデータを書き込むメモリア
ドレスを、書き込みデータレジスタ６及び、書き込みア
ドレスレジスタ７に夫々セットし、かつ、ＣＰＵアクセ
スタイミング発生回路８ヘメモリ書き込み要求を出す。

ＣＰＵアクセスタイミング発生回路８は、書き込み要求
を受けると、ライトビジー信号を送出可能にする。また
、ＣＰＵアクセスタイミング発生回路８は、ＣＰＵ書き
込み要求の情報をＣＰＵアクセス期間、即ちＡＣＣ期間
が来るまで記憶する。

表示制御用カウンタ５からのカウント出力値に基づいて
ＣＰＵアクセスタイミング発生回路８がアクセスタイミ
ングを形成し、ＣＰＵアクセスタイミング発生回路８が
、ＡＣＣ期間を認識すると、第３図（ａ）に示したよう
に制御Ｂの信号をＬｏｗにする。この制御Ｂの信号に応
答して書゛き込みレジスタ６．７は、制御Ｂの信号のＬ
ｏｗレベル期間に記憶データ及びアドレスをバスへ出力
する。このときライトパルスがＣＰＵアクセスタイミン
グ発生回路８からメモリに送出される。メモリは、ライ
トパルスに応答してレジスタ６から出力されたデータを
レジスタ７から出力されるアドレスに書き込む。書き込
みが終了するとＣＰＵアクセスタイミング発生回路８は
、ライトビジー信号をオフにし、次の書き込み要求を待
つ。

次に、画像メモリ１１から画像データを読み出し、表示
する場合について説明する。この表示においては、第６
図で示したと同様に、表示用タイミングパルスとしての
クロックＣＰの１周期で１ドツトに対応して表示が行な
われ、１６ビツトのデータバスを介して、画像メモリ１
１に対してデータの読み出しが行われる。画像メモリ１
１からデータが１回読出されると、１６ビツト分の画像
データがデータバスを介して、ＲＧＢデコーダ１に入力
され、このＲＧＢデコーダ１の出力がモニタ（図示せず
）に入力されることにより画像が表示される。

上記の表示動作においては、第３図に示すようにＣＣ，
ＤＰＳＦＧＳＢＧのような文字表示コントロールに必要
な４種類のデータの読み出し期間の各期間において１６
ビツト分のデータが読み出される。上記期間（ＣＣＳＤ
ＰＳＦＧＳＢＧ）の間に夫々設けられたＡＣＣ期間、即
ちＣＰＵのアクセス期間において、ＣＰＵはデータを画
像メモリ１１に書き込む。即ち、１６クロツクの期間に
１６ビツト分のデータの書き込み及び読み出しが繰返さ
れ、順次モニタに伝送されることにより、モニタに画像
が表示される。即ち、サイクルスチル方式による表示制
御により画像が表示される。

上記文字多重アダプタにおいて画像メモリ１１に書き込
まれるデータは、コード化された４種類のデータ、ＣＣ
５ＤＰ、ＦＧＳＢＧにより構成され、これらのデータに
ついて、説明する。

第４図のように、８×１６ドツトの表示面に、文字“Ｃ
Ａ”を表示する場合、画像メモリ１１から４種類のデー
タが１回読み出されると、１６ビツト分のデータが１ラ
インとして表示される。従って、この繰返しを８回行な
うことにより第４図（ａ）に示す２次元画像が表示され
る。データＦＧＳＢＧは共に色データであり、データＦ
Ｇは前景色、データＢＧは背景色を表わす。第４図（ａ
）の場合、斜線部分、つまり文字の部分がＦＧ色で、そ
の他の部分がＢＧ色となる。但し、ＦＧＳＢＧは、４×
４ドツトのブロック毎に決められたデータであるため、
どのドツト（画素）にどのデータを表示させるかを選択
するためのデータが必要となる。この選択用のデータが
ＤＰデータであって、第４図（ａ）のような文字を表示
する場合には、各ライン毎に第４図（ｂ）のようなりＰ
データが与えられ、データのＬレベルの部分にはＢＧ色
を、Ｈレベルの部分にはＦＧ色が表示される。ＣＣデー
タは、コンシール、フラッシング制御用のデータであっ
て、ＦＣ，ＢＧデータと同様４×４ドツトのブロック毎
に決められる。コンシールは、コンシール指定のあった
ブロックをＢＧ色で塗り潰す制御であり、フラッシング
は、フラッシング指定のあった４×４ドツトのブロック
をＢＧ色で塗り潰す表示及びＤＰデータに従ったデータ
の表示を、フラッシング指定が解除されるまで一定の周
期で繰り返す動作である。

第２図に示すように表示制御回路には、ＣＰＵアクセス
タイミング発生回路８及び、表示データ読み出しタイミ
ング発生回路９が設けられ、これらの２つのタイミング
発生回路によってサイクルスチル制御が行なわれる。Ｃ
ＰＵアクセスタイミング発生回路８及び表示データ読み
出しタイミング発生回路９は、表示制御用カウンタ５か
らのカウント出力値に基づいてアクセスタイミング及び
読み出しタイミングを決定する。表示データ読み出しタ
イミング発生回路９は、リードパルス及び制御Ａの信号
を出力し、制御Ａの信号によって読み出しアドレスカウ
ンタ１０が制御される。読み出しアドレスカウンタ１０
の出力は、アドレスデータとして画像メモリ１１に入力
される。画像メモリ１１は、リードパルスに応答し、読
み出しアドレスカウンタ１０からのアドレスデータに従
って４種類（ＣＣＳＤＰＳＦＧＳＢＧ）で成る画像デー
タを出力する。

制御Ａの信号は、第３図（ａ）に示したようにＬｏｗの
期間がデータ読み出し期間となる。このＬｏｗの期間に
読み出しアドレスデータが読み出しアドレスカウンタ１
０から出力され、このアドレスデータ出力のタイミング
に合せてリードパルス、及びＲＧＢデコーダ１でデータ
をラッチするためのデータラッチパルスが出力される。

上記では、画像データにＦＧ及びＢＧデータを含む通常
の表示制御について説明したが、次にＦＧ及びＢＧのい
ずれか一方のみしか画像データに含まれない場合につい
て説明する。この場合、ＤＰＳＣＣデータの内容から判
断して、ＦＣ及びＢＧのいずれの読み出し期間をＣＰＵ
アクセス期間に変更するかどうかを決める必要がある。

このため画像メモリからＲＧＢデコーダ１に入力される
画像データからＤＰ及びＣＣデータがこの順で抽出され
る。即ち、表示データ読み出しタイミング発生回路９か
らのデコーダラッチパルスに応答してＤＰ及びＣＣデー
タがＲＢＧデコーダ１のＤＰ及びＣＣラッチ回路にラッ
チされ、ＣＣ１ＤＰデ一タ判定回路４に転送される。こ
のＣＣ１ＤＰデ一タ判定回路４は、ＣＣ及びＤＰデータ
の内容から画像データの内容を判断する。即ち、この判
定回路４は、ＦＧ及びＢＧのいずれか一方を含むか、ま
たはＦＧ及びＢＧの両方を含むかを判断する。例えば、
画像データが全て“１ｍで形成されている場合にはＦＧ
だけを含むと判定し、全て“０°であればＢＧだけを含
むと判定する。判定回路４は、判定結果に応じてＦＧま
たはＢ　Ｇ　Ｅ対応するタイミング変更信号を出力する
。

このタイミング変更信号は、第２図に示したように、Ｃ
ＰＵアクセスタイミング発生回路８及び表示データ読み
出しタイミング発生回路９へ入力される。タイミング発
生回路８．９は、タイミング変更信号に応じて制御Ａ及
びＢの信号の内容を変更する。即ち、全てがＢＧデータ
であり、ＦＧデータを不要とするタイミング変更信号が
タイミング発生回路８，９に入力されると、第３図（ｂ
）、に示すようにＦＧに対応する制御Ａ及びＢの信号が
Ｈ及びＬレベルに夫々変更される。これに対して、ＢＧ
データネ要とするタイミング変更信号が入力されると、
第３図（Ｃ）に示すようにＢＧに　・対応する制御Ａ及
びＢの信号がＨ及びＬレベルに夫々変更される。即ち、
上記タイミング変更信号により読み出し期間（ＦＣ，Ｂ
Ｇ）がアクセス期間（ＡＣＣ）に変更されることになる
。従ってこの変更によるＡＣＣ期間においてＣＰＵから
転送される画像データがメモリ１１に書き込まれる。

第１図及び第２図に示すようにＣＣ−ＤＰデーダ判定回
路４には、フラッシングタイミングパルスが入力されて
いる。このパルス信号は、表示をフラッシングするとき
に必要とする信号であり１、Ｄ　Ｐデータに従った画像
データの表示及び強制的なりＧ色の表示を、デイスプレ
ィ上のある領域に交互に繰り返えすだめの切り換えのタ
イミングを決める信号である。ＣＣデータがフラッシン
グ指定を示し、このＣＣデータに対応する制御Ａの信号
がＬｏｗ、即ち、ＢＧ色のみ表示の状態を示していれば
ＦＣ期間をＣＰＵアクセス期間（ＡＣＣ）に変更する条
件がそろったものとして判定回路４は、ＦＧをＡＣＣに
変更する信号を出力する。表１は、どのような条件が揃
ったときにどの色の読み出し期間をＣＰＵアクセス期間
に変更するかをまとめたもので、ＣＣ−ＤＰデータ判定
回路４は、この表１に従ったタイミング変更信号を出力
する。

上記実施例のような文字多重アダプタの場合、ある決め
られた大きさのブロック内に文字を納めることが決めら
れている。この際、ブロックの上下に第４図（ａ）の１
行目と８行目のような領域ができるためＦＧ期間をＡＣ
Ｃ期間として使える。

たとえ画面−杯に文字を書くような場合にも、本発明の
効果は、期待できる。また、上記説明では、ＣＰＵのア
クセスは、メモリへの書き込みのみを考えてきたが、読
み出しを行なうことも考えれば、ざらにＣＰＵアクセ□
スの頻度は高まり、より一層の効果が期待できる。

表　　　１ ［発明の効果］ この発明によると、読み出し期間の一部をアクセス期間
に変更しているのでＣＰＵのアクセス期間を増やすこと
ができる。この結果、ＣＰＵの処理効率及び画像メモリ
への書き込みスピードが向上する。また、メモリへの書
き込みスピードの増大に伴って表示スピードの高速化が
実現できる。

【図面の簡単な説明】

第１図はこの発明の表示制御回路に係る一実施例を示す
ブロック図、第２図は第１図に示す実施例の一部の詳細
を示すブロック図、第３図は実施例の動作を説明するタ
イミングチャート図、第４図は実施例の動作を説明する
図、第５図は従来の表示制御回路を用いた文字多重アダ
プタのブロック図、第６は従来の表示制御回路における
メモリアクセスタイミングを示すタイミングチャート図
である。 １・・・ＲＧＢデコーダ、４・・・ＣＣ−ＤＰデータ判
定回路、５・・・表示制御用カウンタ、６・・・書き込
みデータレジスタ、７・・・書き込みアドレスレジスタ
。 ８・・・ＣＰＵアクセスタイミング発生回路、９・・・
表示データ読み出しタイミング発生回路、１１・・・画
像メモリ。 出願人代理人　弁理士　鈴江武彦 ２２図 第４図

Claims (1)

【特許請求の範囲】
1. 表示すべき複数種類の画像データを格納するメモリ手段
   に対する画像データの書き込み及び読み出しを、表示期
   間を時分割して設定した書き込み期間と読み出し期間に
   行なう表示制御回路おいて、このメモリ手段に画像デー
   タを書き込むタイミングを決定する書き込みタイミング
   手段と、前記メモリ手段から画像データを読み出すタイ
   ミングを決定する読み出しタイミング手段と、前記メモ
   リ手段から読み出される画像データの少なくとも一種類
   の画像データから画像内容を判定する手段と、前記判定
   手段により判定された結果に応じて読み出し期間を書き
   込み期間に変更するため前記書き込みタイミング手段及
   び読み出しタイミング手段を制御する手段とにより構成
   される表示制御回路。