JP3533197B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP3533197B2 JP3533197B2 JP2001263176A JP2001263176A JP3533197B2 JP 3533197 B2 JP3533197 B2 JP 3533197B2 JP 2001263176 A JP2001263176 A JP 2001263176A JP 2001263176 A JP2001263176 A JP 2001263176A JP 3533197 B2 JP3533197 B2 JP 3533197B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- data
- image processing
- line
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000872 buffer Substances 0.000 claims description 102
- 230000015654 memory Effects 0.000 claims description 30
- 238000013500 data storage Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 239000003086 colorant Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Landscapes
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、娯楽機器等に用い
られる画像処理装置に関する。
られる画像処理装置に関する。
【０００２】
【従来の技術】従来から、娯楽機器等に画像処理装置
（ビデオディスプレイプロセッサ（ＶＤＰ））が使用さ
れている（例えば、特開平８−１４７４６１号公報、特
開平８−２２１５９８号公報、特開平８−２８９９６１
号公報、特開平１１−１８８１３８号公報、特開２００
１−８３９５８号公報参照。）。
（ビデオディスプレイプロセッサ（ＶＤＰ））が使用さ
れている（例えば、特開平８−１４７４６１号公報、特
開平８−２２１５９８号公報、特開平８−２８９９６１
号公報、特開平１１−１８８１３８号公報、特開２００
１−８３９５８号公報参照。）。
【０００３】従来、ＶＤＰとして、スプライトとバック
グラウンド（ＢＧ）を用いた構成のものがある。また、
従来のＶＤＰとして、ボード（基板）上の素子数の数や
コストの面からビデオ用ＲＡＭ（ＶＲＡＭ）を用いない
ラインバッファ（１ドット毎の輝度情報を１ライン分有
するバッファ）を用いる方式がある。ラインバッファを
用いる方式ではキャラクタデータを格納してあるＲＯＭ
（ＣＧＲＯＭ）からスプライトやＢＧのデータをリード
し加工後ラインバッファに格納することになる。
グラウンド（ＢＧ）を用いた構成のものがある。また、
従来のＶＤＰとして、ボード（基板）上の素子数の数や
コストの面からビデオ用ＲＡＭ（ＶＲＡＭ）を用いない
ラインバッファ（１ドット毎の輝度情報を１ライン分有
するバッファ）を用いる方式がある。ラインバッファを
用いる方式ではキャラクタデータを格納してあるＲＯＭ
（ＣＧＲＯＭ）からスプライトやＢＧのデータをリード
し加工後ラインバッファに格納することになる。
【０００４】図５は従来のＶＤＰの構成図である。図５
において、ＣＰＵＩＦ１０１は中央処理装置（ＣＰＵ）
とのインターフェースである。レジスタ１０２は内部に
レジスタを有している。タイミング生成部１０３はＶＤ
Ｐ内部のタイミングの生成や液晶表示装置（ＬＣＤ）用
同期信号を生成する。ＢＧ制御部１０４はＢＧ設定情報
記憶部１０５に記憶したＢＧ設定情報を用いてバックグ
ラウンド（ＢＧ）の制御を行う。
において、ＣＰＵＩＦ１０１は中央処理装置（ＣＰＵ）
とのインターフェースである。レジスタ１０２は内部に
レジスタを有している。タイミング生成部１０３はＶＤ
Ｐ内部のタイミングの生成や液晶表示装置（ＬＣＤ）用
同期信号を生成する。ＢＧ制御部１０４はＢＧ設定情報
記憶部１０５に記憶したＢＧ設定情報を用いてバックグ
ラウンド（ＢＧ）の制御を行う。
【０００５】スプライト制御部１０６はスプライト設定
情報部１０７に記憶したスプライト設定情報を用いてス
プライトの制御を行う。ＣＧ制御部１０８はＣＧＲＯＭ
（図示せず）の制御を行う。ラインバッファ制御部１１
１はパレット情報記憶１１２に記憶したパレット情報を
参照してラインバッファ１１３の制御を行う。表示制御
部１１４はラインバッファ１１３の情報を参照して外部
（表示装置）に輝度情報を出力する。
情報部１０７に記憶したスプライト設定情報を用いてス
プライトの制御を行う。ＣＧ制御部１０８はＣＧＲＯＭ
（図示せず）の制御を行う。ラインバッファ制御部１１
１はパレット情報記憶１１２に記憶したパレット情報を
参照してラインバッファ１１３の制御を行う。表示制御
部１１４はラインバッファ１１３の情報を参照して外部
（表示装置）に輝度情報を出力する。
【０００６】
【発明が解決しようとする課題】図５に示すような従来
の画像処理装置では、ＣＧＲＯＭからリードしたデータ
を加工し、ラインバッファ１１３に格納するまでの処理
を１度に行う必要があったので、ＣＧＲＯＭからのリー
ド時間以外に、加工処理（輝度情報への変換（パレット
情報記憶部１１２に記憶したパレット情報のリード）や
演算処理等）の時間も必要となり性能向上が難しいとい
う問題があった。この問題を解決するために、ラインバ
ッファ１１３に高速にライトするためにラインバッファ
１１３をレジスタで構成した場合、加工後のデータを高
速で書き込むことが出来るが、書き込むための回路量と
レジスタの回路量が大規模となり高価になるという問題
がある。
の画像処理装置では、ＣＧＲＯＭからリードしたデータ
を加工し、ラインバッファ１１３に格納するまでの処理
を１度に行う必要があったので、ＣＧＲＯＭからのリー
ド時間以外に、加工処理（輝度情報への変換（パレット
情報記憶部１１２に記憶したパレット情報のリード）や
演算処理等）の時間も必要となり性能向上が難しいとい
う問題があった。この問題を解決するために、ラインバ
ッファ１１３に高速にライトするためにラインバッファ
１１３をレジスタで構成した場合、加工後のデータを高
速で書き込むことが出来るが、書き込むための回路量と
レジスタの回路量が大規模となり高価になるという問題
がある。
【０００７】一方、ラインバッファ１１３をＬＳＩ内部
のメモリ（ＳＲＡＭ（スタティックＲＡＭ（Random Acc
ess Memory））等）で構成すると回路量は減少するが、
一つのスプライトやＢＧのキャラクタデータを処理する
のに時間がかかるという問題がある。ＶＤＰは１ライン
に何枚のスプライトを表示できるかが性能の指標となる
ために，安価なＶＤＰで性能を上げるためにはＬＳＩ内
部のメモリ（例えばＳＲＡＭ）で構成したラインバッフ
ァを用いて高速な処理を行うことが必要となる。
のメモリ（ＳＲＡＭ（スタティックＲＡＭ（Random Acc
ess Memory））等）で構成すると回路量は減少するが、
一つのスプライトやＢＧのキャラクタデータを処理する
のに時間がかかるという問題がある。ＶＤＰは１ライン
に何枚のスプライトを表示できるかが性能の指標となる
ために，安価なＶＤＰで性能を上げるためにはＬＳＩ内
部のメモリ（例えばＳＲＡＭ）で構成したラインバッフ
ァを用いて高速な処理を行うことが必要となる。
【０００８】本発明は、廉価な構成で高速処理が可能な
画像処理装置を提供することを課題としている。
画像処理装置を提供することを課題としている。
【０００９】
【課題を解決するための手段】本発明によれば、キャラ
クタデータ記憶手段に記憶したキャラクタデータに所定
の処理を施して画像データとしてラインバッファへ格納
し、前記ラインバッファに格納したデータを表示手段に
出力するようにした画像処理装置において、バッファメ
モリと、前記キャラクタデータ記憶手段に記憶したキャ
ラクタデータを読み出して前記バッファメモリに格納す
るバッファメモリ制御手段と、前記バッファメモリに格
納したキャラクタデータを加工処理して画像データとし
て前記ラインバッファに格納する加工処理手段とを備え
て成ることを特徴とする画像処理装置が提供される。
クタデータ記憶手段に記憶したキャラクタデータに所定
の処理を施して画像データとしてラインバッファへ格納
し、前記ラインバッファに格納したデータを表示手段に
出力するようにした画像処理装置において、バッファメ
モリと、前記キャラクタデータ記憶手段に記憶したキャ
ラクタデータを読み出して前記バッファメモリに格納す
るバッファメモリ制御手段と、前記バッファメモリに格
納したキャラクタデータを加工処理して画像データとし
て前記ラインバッファに格納する加工処理手段とを備え
て成ることを特徴とする画像処理装置が提供される。
【００１０】バッファメモリ制御手段は、キャラクタデ
ータ記憶手段に記憶したキャラクタデータを読み出して
バッファメモリに格納する。加工処理手段は、前記バッ
ファメモリに格納したキャラクタデータを加工処理して
画像データとしてラインバッファに出力する。ここで、
前記バッファメモリはＳＲＡＭによって構成してもよ
い。また、前記バッファメモリは複数の画素データを並
列に格納すると共に、並列に出力するように構成しても
よい。また、前記バッファメモリは、複数段接続するよ
うに構成してもよい。
ータ記憶手段に記憶したキャラクタデータを読み出して
バッファメモリに格納する。加工処理手段は、前記バッ
ファメモリに格納したキャラクタデータを加工処理して
画像データとしてラインバッファに出力する。ここで、
前記バッファメモリはＳＲＡＭによって構成してもよ
い。また、前記バッファメモリは複数の画素データを並
列に格納すると共に、並列に出力するように構成しても
よい。また、前記バッファメモリは、複数段接続するよ
うに構成してもよい。
【００１１】
【発明の実施の形態】本発明の実施の形態に係る画像処
理装置の特徴を概略説明すると、本実施の形態は画像処
理装置の内部構成に特徴を有するものである。スプライ
トやバックグラウンド（ＢＧ）のデータを、キャラクタ
データを格納してあるＲＯＭ（ＣＧＲＯＭ）からリード
し、所定の加工処理を行った後にラインバッファへライ
トする処理を、処理の中間に中間用のバッファメモリ
（プリバッファ）を用いて処理する。また、プリバッフ
ァ用ＲＡＭの構成を工夫することで，バッファメモリに
ＲＡＭを用いたまま、高速な処理を実現することが可能
となる。
理装置の特徴を概略説明すると、本実施の形態は画像処
理装置の内部構成に特徴を有するものである。スプライ
トやバックグラウンド（ＢＧ）のデータを、キャラクタ
データを格納してあるＲＯＭ（ＣＧＲＯＭ）からリード
し、所定の加工処理を行った後にラインバッファへライ
トする処理を、処理の中間に中間用のバッファメモリ
（プリバッファ）を用いて処理する。また、プリバッフ
ァ用ＲＡＭの構成を工夫することで，バッファメモリに
ＲＡＭを用いたまま、高速な処理を実現することが可能
となる。
【００１２】図１は本発明の実施の形態に係る画像処理
装置（ＶＤＰ）の周辺回路を含めた表示処理装置のブロ
ック図である。図１において、表示処理装置は、中央処
理装置（ＣＰＵ）１１、予めキャラクタデータを格納し
キャラクタデータ記憶手段を構成するＣＧＲＯＭ１２、
液晶表示装置によって構成され表示手段を構成するＬＣ
Ｄ１３、デジタル・アナログコンバータ（ＤＡＣ）１４
およびＶＤＰ１５を備えている。ＶＤＰ１５はＣＰＵ１
１の設定によりＣＧＲＯＭ１２からのデータを加工し、
ＤＡＣ１４に赤（ＲＥＤ）、緑（ＧＲＥＥＮ）、青（Ｂ
ＬＵＥ）等の輝度情報を出力すると共に、ＬＣＤ１３に
同期信号情報を出力する。尚、ＶＤＰ１５内部にＤＡＣ
を含んでいる場合は直接ＬＣＤ１３に輝度情報を出力す
るように構成することができる。
装置（ＶＤＰ）の周辺回路を含めた表示処理装置のブロ
ック図である。図１において、表示処理装置は、中央処
理装置（ＣＰＵ）１１、予めキャラクタデータを格納し
キャラクタデータ記憶手段を構成するＣＧＲＯＭ１２、
液晶表示装置によって構成され表示手段を構成するＬＣ
Ｄ１３、デジタル・アナログコンバータ（ＤＡＣ）１４
およびＶＤＰ１５を備えている。ＶＤＰ１５はＣＰＵ１
１の設定によりＣＧＲＯＭ１２からのデータを加工し、
ＤＡＣ１４に赤（ＲＥＤ）、緑（ＧＲＥＥＮ）、青（Ｂ
ＬＵＥ）等の輝度情報を出力すると共に、ＬＣＤ１３に
同期信号情報を出力する。尚、ＶＤＰ１５内部にＤＡＣ
を含んでいる場合は直接ＬＣＤ１３に輝度情報を出力す
るように構成することができる。
【００１３】図２は本発明の実施の形態に係る画像処理
装置（ＶＤＰ）１５のブロック図である。図２におい
て、ＣＰＵＩＦ１０１、レジスタ１０２、タイミング生
成部１０３、ＢＧ制御部１０４はバックグラウンド（Ｂ
Ｇ）設定情報記憶部１０５に記憶したＢＧ設定情報を用
いてバックグラウンド（ＢＧ）の制御を行う。スプライ
ト制御部１０６はスプライト設定情報記憶部１０７に記
憶したスプライト設定情報を用いてスプライトの制御を
行う。ＣＧ制御部１０８はＣＧＲＯＭ１２の制御を行
う。
装置（ＶＤＰ）１５のブロック図である。図２におい
て、ＣＰＵＩＦ１０１、レジスタ１０２、タイミング生
成部１０３、ＢＧ制御部１０４はバックグラウンド（Ｂ
Ｇ）設定情報記憶部１０５に記憶したＢＧ設定情報を用
いてバックグラウンド（ＢＧ）の制御を行う。スプライ
ト制御部１０６はスプライト設定情報記憶部１０７に記
憶したスプライト設定情報を用いてスプライトの制御を
行う。ＣＧ制御部１０８はＣＧＲＯＭ１２の制御を行
う。
【００１４】バッファメモリ制御手段を構成するプリバ
ッファ制御部１０９は、バッファメモリであるプリバッ
ファ１１０の制御を行う。加工処理手段を構成するライ
ンバッファ制御部１１１は、パレット情報記憶部１１２
に記憶したパレット情報を参照して、プリバッファに格
納したキャラクタデータを加工処理して表示装置１３で
表示可能な形式の画像データを生成し、該画像データを
ラインバッファ１１３に格納する。ラインバッファ１１
３は、ラインバッファ制御部１１１の制御の下に、格納
した画像データを表示制御部１１４に出力する。表示制
御部１１４はラインバッファ１１３に記憶した情報を参
照して外部（ＤＡＣ１４）に輝度情報を出力する。
ッファ制御部１０９は、バッファメモリであるプリバッ
ファ１１０の制御を行う。加工処理手段を構成するライ
ンバッファ制御部１１１は、パレット情報記憶部１１２
に記憶したパレット情報を参照して、プリバッファに格
納したキャラクタデータを加工処理して表示装置１３で
表示可能な形式の画像データを生成し、該画像データを
ラインバッファ１１３に格納する。ラインバッファ１１
３は、ラインバッファ制御部１１１の制御の下に、格納
した画像データを表示制御部１１４に出力する。表示制
御部１１４はラインバッファ１１３に記憶した情報を参
照して外部（ＤＡＣ１４）に輝度情報を出力する。
【００１５】本実施の形態では、ＣＧＲＯＭ１２に記憶
したデータのリードからラインバッファ１１３の処理の
間にプリバッファ１１０を有する。このことによりＣＧ
ＲＯＭデータをリードしライトする処理とＣＧＲＯＭデ
ータを加工する処理をプリバッファ１１０により分断す
ることが可能となる。また、プリバッファ１１０をＬＳ
Ｉ内部のＳＲＡＭ（スタティックＲＡＭ（Random Acces
s Memory））で構成し、プリバッファへのライトが高速
で行えるようにプリバッファ用ＲＡＭに複数ドットのデ
ータが同時に（並列に）ライト出来るように構成してい
る。
したデータのリードからラインバッファ１１３の処理の
間にプリバッファ１１０を有する。このことによりＣＧ
ＲＯＭデータをリードしライトする処理とＣＧＲＯＭデ
ータを加工する処理をプリバッファ１１０により分断す
ることが可能となる。また、プリバッファ１１０をＬＳ
Ｉ内部のＳＲＡＭ（スタティックＲＡＭ（Random Acces
s Memory））で構成し、プリバッファへのライトが高速
で行えるようにプリバッファ用ＲＡＭに複数ドットのデ
ータが同時に（並列に）ライト出来るように構成してい
る。
【００１６】図３は本実施の形態に係るＶＤＰ１５のプ
リバッファ１１０用ＲＡＭの構成を示す図で、比較的高
速処理が可能で廉価に構成可能なスタティックＲＡＭ
（ＳＲＡＭ）の例を示している。図３において、ＤＩは
入力データ、ＤＯは出力データ、Ａはアドレス、ＷＥＢ
はライトイネーブル、ＢＥはクロックである。また、Ｒ
ＡＭは複数（本実施の形態では８つ）の記憶領域３１〜
３３から構成されており、ドット０分は０ドット目のデ
ータ（画素データ）を格納するためのＲＡＭ領域３１
で、以降、７ドット目まで計８ドットのデータを１度に
アクセス（書込、読出）できる構成となっている。
リバッファ１１０用ＲＡＭの構成を示す図で、比較的高
速処理が可能で廉価に構成可能なスタティックＲＡＭ
（ＳＲＡＭ）の例を示している。図３において、ＤＩは
入力データ、ＤＯは出力データ、Ａはアドレス、ＷＥＢ
はライトイネーブル、ＢＥはクロックである。また、Ｒ
ＡＭは複数（本実施の形態では８つ）の記憶領域３１〜
３３から構成されており、ドット０分は０ドット目のデ
ータ（画素データ）を格納するためのＲＡＭ領域３１
で、以降、７ドット目まで計８ドットのデータを１度に
アクセス（書込、読出）できる構成となっている。
【００１７】以上のように構成された第１の実施の形態
に係る画像処理装置の動作を説明する。図２において、
表示装置（図１の１３）の画面に表示するスプライトや
バックグラウンド（ＢＧ）、同期信号等に関する設定情
報がＣＰＵ（図１の１１）からＣＰＵインタフェース１
０１を通してレジスタ１０２やＢＧ設定情報記憶部１０
５、スプライト設定情報記憶部１０７、パレット情報記
憶部１１２に格納される。このようにして設定された情
報に基づきＣＧ制御部１０８は、ＣＧＲＯＭ（図１の１
２）からキャラクタ（スプライトやＢＧを構成する絵情
報）データをリードし、プリバッファ制御部１０９は該
キャラクタデータをプリバッファ１１０に格納する。
に係る画像処理装置の動作を説明する。図２において、
表示装置（図１の１３）の画面に表示するスプライトや
バックグラウンド（ＢＧ）、同期信号等に関する設定情
報がＣＰＵ（図１の１１）からＣＰＵインタフェース１
０１を通してレジスタ１０２やＢＧ設定情報記憶部１０
５、スプライト設定情報記憶部１０７、パレット情報記
憶部１１２に格納される。このようにして設定された情
報に基づきＣＧ制御部１０８は、ＣＧＲＯＭ（図１の１
２）からキャラクタ（スプライトやＢＧを構成する絵情
報）データをリードし、プリバッファ制御部１０９は該
キャラクタデータをプリバッファ１１０に格納する。
【００１８】ラインバッファ制御部１１１は、パレット
情報記憶部１１２に記憶したパレット情報を参照して、
プリバッファ１１０に格納したキャラクタデータを加工
処理して表示装置１３で表示可能な形式の画像データを
生成し、該画像データをラインバッファ１１３に格納す
る。また、ラインバッファ制御部１１１は、ラインバッ
ファ１１３に格納した画像データを表示制御部１１４に
出力する。表示制御部１１４はラインバッファ１１３に
記憶した情報を参照して外部（ＤＡＣ１４）に輝度情報
を出力する。
情報記憶部１１２に記憶したパレット情報を参照して、
プリバッファ１１０に格納したキャラクタデータを加工
処理して表示装置１３で表示可能な形式の画像データを
生成し、該画像データをラインバッファ１１３に格納す
る。また、ラインバッファ制御部１１１は、ラインバッ
ファ１１３に格納した画像データを表示制御部１１４に
出力する。表示制御部１１４はラインバッファ１１３に
記憶した情報を参照して外部（ＤＡＣ１４）に輝度情報
を出力する。
【００１９】ここで、一つのキャラクタの情報が例えば
３２×３２ドットで構成されているとすると、１ライン
のキャラクタデータは３２ドット分である。１ドットを
１６色で表示する場合、４ビット必要になり結局、キャ
ラクタ１個の１ライン分のデータ量は３２ドット×４ビ
ット＝１２８ビットとなる。ＣＧＲＯＭ１２のデータ幅
が３２ビットの場合、ＣＧＲＯＭ１２から４回リードす
ることでキャラクタの１ライン分のデータをリードする
ことが可能になる。一方、描画性能はラインバッファ方
式の場合、１ライン（分の時間）に何個のスプライトが
表示（＝描画）出来るかにより判断されることが多い。
従って、ＣＧＲＯＭ１２からリードする時間が高速にな
ればなるほど多くのキャラクタ情報を取得することが出
来、性能向上に寄与する。
３２×３２ドットで構成されているとすると、１ライン
のキャラクタデータは３２ドット分である。１ドットを
１６色で表示する場合、４ビット必要になり結局、キャ
ラクタ１個の１ライン分のデータ量は３２ドット×４ビ
ット＝１２８ビットとなる。ＣＧＲＯＭ１２のデータ幅
が３２ビットの場合、ＣＧＲＯＭ１２から４回リードす
ることでキャラクタの１ライン分のデータをリードする
ことが可能になる。一方、描画性能はラインバッファ方
式の場合、１ライン（分の時間）に何個のスプライトが
表示（＝描画）出来るかにより判断されることが多い。
従って、ＣＧＲＯＭ１２からリードする時間が高速にな
ればなるほど多くのキャラクタ情報を取得することが出
来、性能向上に寄与する。
【００２０】図５に示した従来の手法ではＣＧＲＯＭ１
２からリードしたキャラクタデータを加工した後ライン
バッファ１１３へライトする構成となっていたので、Ｃ
ＧＲＯＭからのリード時間以外に，加工処理（輝度情報
への変換（パレット情報１１２のリード）や演算処理
等）の時間も必要となり性能向上が難しいという問題が
あった。これに対して本第１の実施の形態では、ＣＧＲ
ＯＭ１２からリードしたキャラクタデータをプリバッフ
ァ１１０にライトし、その後（次のラインで）、プリバ
ッファ１１０からリードしたデータをラインバッファ制
御部１１１で加工処理して画像データを生成し、ライン
バッファ１１３へライトする。ＣＧＲＯＭ１２のデータ
のリードからプリバッファ１１０へのライトまでの処理
と加工処理を分離することができ、高速な描画処理を可
能にしている。
２からリードしたキャラクタデータを加工した後ライン
バッファ１１３へライトする構成となっていたので、Ｃ
ＧＲＯＭからのリード時間以外に，加工処理（輝度情報
への変換（パレット情報１１２のリード）や演算処理
等）の時間も必要となり性能向上が難しいという問題が
あった。これに対して本第１の実施の形態では、ＣＧＲ
ＯＭ１２からリードしたキャラクタデータをプリバッフ
ァ１１０にライトし、その後（次のラインで）、プリバ
ッファ１１０からリードしたデータをラインバッファ制
御部１１１で加工処理して画像データを生成し、ライン
バッファ１１３へライトする。ＣＧＲＯＭ１２のデータ
のリードからプリバッファ１１０へのライトまでの処理
と加工処理を分離することができ、高速な描画処理を可
能にしている。
【００２１】ここで、プリバッファ１１０へのライト時
間が問題になる場合がある。例えば、ＣＧＲＯＭ１２か
らリードしたデータをプリバッファ１１０にライトする
時、［ＣＧＲＯＭ１２のリードに必要な時間＜プリバッ
ファ１１０へのライトに必要な時間］となった場合、プ
リバッファライトの時間によって描画性能が決まってく
る。この場合、プリバッファ１１０へのライト時間はプ
リバッファ１０の構成に依存することになる。
間が問題になる場合がある。例えば、ＣＧＲＯＭ１２か
らリードしたデータをプリバッファ１１０にライトする
時、［ＣＧＲＯＭ１２のリードに必要な時間＜プリバッ
ファ１１０へのライトに必要な時間］となった場合、プ
リバッファライトの時間によって描画性能が決まってく
る。この場合、プリバッファ１１０へのライト時間はプ
リバッファ１０の構成に依存することになる。
【００２２】もっとも高速にライトするための構成は、
フリップフロップによる構成である。１ライン分のフリ
ップフロップを用意することが出来ればＣＧＲＯＭ１２
からリードしたデータを１度（動作クロック１周期分の
時間）にライトできる。しかしながら、フリップフロッ
プによる構成は回路規模が大規模となりチップコスト増
大につながる。そこで、本実施の形態ではＲＡＭ（ＬＳ
Ｉの内部ＲＡＭ）によりプリバッファ１１０を構成して
いる。
フリップフロップによる構成である。１ライン分のフリ
ップフロップを用意することが出来ればＣＧＲＯＭ１２
からリードしたデータを１度（動作クロック１周期分の
時間）にライトできる。しかしながら、フリップフロッ
プによる構成は回路規模が大規模となりチップコスト増
大につながる。そこで、本実施の形態ではＲＡＭ（ＬＳ
Ｉの内部ＲＡＭ）によりプリバッファ１１０を構成して
いる。
【００２３】本実施の形態では図３に示すように、プリ
バッファ１１０の構成を、複数の画素（ドット）（図４
では８ドット）のデータを１度に処理（ライトまたはリ
ード）できるような構成としている。このような構成に
することによりキャラクタ１個の１ライン分のデータ
（３２ドットの場合１２８ビット）を動作クロック５周
期（最速４周期）でプリバッファ１１０へライトするこ
とが可能となりＣＧＲＯＭ１２からのリード時間以内で
行える場合が多くなる（但し、使用するＣＧＲＯＭ、動
作クロックの条件により若干異なる）。
バッファ１１０の構成を、複数の画素（ドット）（図４
では８ドット）のデータを１度に処理（ライトまたはリ
ード）できるような構成としている。このような構成に
することによりキャラクタ１個の１ライン分のデータ
（３２ドットの場合１２８ビット）を動作クロック５周
期（最速４周期）でプリバッファ１１０へライトするこ
とが可能となりＣＧＲＯＭ１２からのリード時間以内で
行える場合が多くなる（但し、使用するＣＧＲＯＭ、動
作クロックの条件により若干異なる）。
【００２４】図４は本発明の第２の実施の形態に係る画
像処理装置を示すブロック図で、図２と同一部分には同
一符号を付している。本第２の実施の形態では前記第１
の実施の形態の構成に加えて、バッファメモリ制御手段
を構成するプリバッファ２制御部１１５、バッファメモ
リを構成する第２のプリバッファ１１６を設けている。
プリバッファを２段構成にすることでＣＧＲＯＭ１２の
データの加工処理をさらに分割することが可能になる。
像処理装置を示すブロック図で、図２と同一部分には同
一符号を付している。本第２の実施の形態では前記第１
の実施の形態の構成に加えて、バッファメモリ制御手段
を構成するプリバッファ２制御部１１５、バッファメモ
リを構成する第２のプリバッファ１１６を設けている。
プリバッファを２段構成にすることでＣＧＲＯＭ１２の
データの加工処理をさらに分割することが可能になる。
【００２５】以下、前記第１の実施の形態と相違する部
分について、本第２の実施の形態の動作を説明する。本
第２の実施の形態では前記第１の実施の形態の構成に加
え、ＣＧＲＯＭ１２からリードしたデータを第１のプリ
バッファ１１０にライトし，その後（次のラインで）プ
リバッファ１１０からリードしたデータを加工処理し第
２のプリバッファ１１６へライトし、更に次のラインで
プリバッファ１１６からリードしたデータを加工処理し
ラインバッファ１１３へライトする。ＣＧＲＯＭ１２の
データのリードから加工処理をしてラインバッファ１１
３へ格納する処理をさらに分離することができ、更に高
速な描画処理を可能にしている。但し、プリバッファの
段数を増やすことはコストの増加につながるので注意が
必要である。
分について、本第２の実施の形態の動作を説明する。本
第２の実施の形態では前記第１の実施の形態の構成に加
え、ＣＧＲＯＭ１２からリードしたデータを第１のプリ
バッファ１１０にライトし，その後（次のラインで）プ
リバッファ１１０からリードしたデータを加工処理し第
２のプリバッファ１１６へライトし、更に次のラインで
プリバッファ１１６からリードしたデータを加工処理し
ラインバッファ１１３へライトする。ＣＧＲＯＭ１２の
データのリードから加工処理をしてラインバッファ１１
３へ格納する処理をさらに分離することができ、更に高
速な描画処理を可能にしている。但し、プリバッファの
段数を増やすことはコストの増加につながるので注意が
必要である。
【００２６】以上述べたように前記各実施の形態によれ
ば、ＣＧＲＯＭ１２のデータのリードから加工処理、ラ
インバッファ１１３へのライトの間に、ラインバッファ
１１３とは別のプリバッファを用意することで、ＣＧＲ
ＯＭに記憶したデータをリードしプリバッファにライト
する処理と、ＣＧＲＯＭに記憶したデータの加工処理を
分離することが可能になり、高速な描画処理を可能にし
ている。
ば、ＣＧＲＯＭ１２のデータのリードから加工処理、ラ
インバッファ１１３へのライトの間に、ラインバッファ
１１３とは別のプリバッファを用意することで、ＣＧＲ
ＯＭに記憶したデータをリードしプリバッファにライト
する処理と、ＣＧＲＯＭに記憶したデータの加工処理を
分離することが可能になり、高速な描画処理を可能にし
ている。
【００２７】また、プリバッファの構成として、フリッ
プフロップでなくＲＡＭを用いる構成としたことにより
コストを低減することが可能となる。また、プリバッフ
ァ用ＲＡＭの構成として複数ドットのデータを並列に１
度にアクセス（リード及びライト）できる構成にしたこ
とにより（プリバッファへのライトが高速になり）高速
な描画処理が可能になる。
プフロップでなくＲＡＭを用いる構成としたことにより
コストを低減することが可能となる。また、プリバッフ
ァ用ＲＡＭの構成として複数ドットのデータを並列に１
度にアクセス（リード及びライト）できる構成にしたこ
とにより（プリバッファへのライトが高速になり）高速
な描画処理が可能になる。
【００２８】尚、図１における表示装置１３はＬＣＤで
もＣＲＴでもその他の表示装置でも良い。また、ＤＡＣ
１４はＶＤＰ１５内部にあってもＶＤＰ１５外部でも良
い。また、ＣＰＵ１１はＶＤＰ１５内部にあってもＶＤ
Ｐ１５外部でも良い。また、ＶＤＰ１５を実現する方式
としてはスプライトのみを用いた方式でもスプライトと
ＢＧを用いた方式でも良い。また、スプライトやＢＧの
面数は１枚でも２枚以上でも，スプライトとＢＧの面数
が異なっていても良い。
もＣＲＴでもその他の表示装置でも良い。また、ＤＡＣ
１４はＶＤＰ１５内部にあってもＶＤＰ１５外部でも良
い。また、ＣＰＵ１１はＶＤＰ１５内部にあってもＶＤ
Ｐ１５外部でも良い。また、ＶＤＰ１５を実現する方式
としてはスプライトのみを用いた方式でもスプライトと
ＢＧを用いた方式でも良い。また、スプライトやＢＧの
面数は１枚でも２枚以上でも，スプライトとＢＧの面数
が異なっていても良い。
【００２９】また、ＶＤＰ１５から出力される情報はＲ
ＧＢでもＣＭＹでもその他の色系列でも良いし、３色で
も４色でもその他の色数でも良い。また、ＶＤＰ１５か
ら出力される情報はアナログ信号でも良いしデジタル信
号でも良い。また、プリバッファは必要があれば２段に
してもそれ以上の段数にしても良い。また、プリバッフ
ァの構成は８ドット毎の構成でも，それ以上でも以下で
も良い。
ＧＢでもＣＭＹでもその他の色系列でも良いし、３色で
も４色でもその他の色数でも良い。また、ＶＤＰ１５か
ら出力される情報はアナログ信号でも良いしデジタル信
号でも良い。また、プリバッファは必要があれば２段に
してもそれ以上の段数にしても良い。また、プリバッフ
ァの構成は８ドット毎の構成でも，それ以上でも以下で
も良い。
【００３０】
【発明の効果】本発明に係る画像処理装置は、廉価に構
成可能で、高速処理が可能になる。また、
成可能で、高速処理が可能になる。また、
【図１】 本発明の実施の形態に係る画像処理装置を用
いた表示処理装置のブロック図である。
いた表示処理装置のブロック図である。
【図２】 本発明の第１の実施の形態に係る画像処理装
置のブロック図である。
置のブロック図である。
【図３】 本発明の第１の実施の形態に使用するプリバ
ッファのブロック図である。
ッファのブロック図である。
【図４】 本発明の第２の実施の形態に係る画像処理装
置のブロック図である。
置のブロック図である。
【図５】 従来の画像処理装置のブロック図である。
１１・・・ＣＰＵ
１２・・・ＣＧＲＯＭ
１３・・・表示装置
１４・・・デジタル・アナログコンバータ
１５・・・画像処理装置を構成するＶＤＰ
１０１・・・ＣＰＵインタフェース
１０２・・・レジスタ
１０３・・・タイミング生成部
１０４・・・バックグラウンド制御部
１０５・・・バックグラウンド設定情報記憶部
１０６・・・スプライト制御部
１０７・・・スプライト設定情報記憶部
１０８・・・コンピュータグラフィック制御部
１０９、１１５・・・バッファメモリ制御手段を構成す
るプリバッファ制御部 １１０、１１６・・・バッファメモリを構成するプリバ
ッファ １１１・・・加工処理手段を構成するラインバッファ制
御部 １１２・・・パレット情報記憶部 １１３・・・ラインバッファ １１４・・・表示制御部
るプリバッファ制御部 １１０、１１６・・・バッファメモリを構成するプリバ
ッファ １１１・・・加工処理手段を構成するラインバッファ制
御部 １１２・・・パレット情報記憶部 １１３・・・ラインバッファ １１４・・・表示制御部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ０９Ｇ 5/399
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 5/00 - 5/42
G06F 3/14 - 3/153
G06F 12/00
G06T 1/60
Claims (3)
- 【請求項１】 キャラクタデータ記憶手段に記憶したキ
ャラクタデータに所定の処理を施して画像データとして
ラインバッファへ格納し、前記ラインバッファに格納し
たデータを表示手段に出力するようにした画像処理装置
において、 バッファメモリと、 前記キャラクタデータ記憶手段に記憶したキャラクタデ
ータを読み出して前記バッファメモリに格納するバッフ
ァメモリ制御手段と、 前記バッファメモリに格納したキャラクタデータを加工
処理して画像データとして前記ラインバッファに格納す
る加工処理手段とを備え、前記バッファメモリは複数段接続されて成ることを特徴
とする画像処理装置。 - 【請求項２】 前記バッファメモリはＳＲＡＭによって
構成されて成ることを特徴とする請求項１記載の画像処
理装置。 - 【請求項３】 前記バッファメモリは複数の画素データ
を並列に格納すると共に、並列に出力するように構成さ
れて成ることを特徴とする請求項２記載の画像処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001263176A JP3533197B2 (ja) | 2001-08-31 | 2001-08-31 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001263176A JP3533197B2 (ja) | 2001-08-31 | 2001-08-31 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003076358A JP2003076358A (ja) | 2003-03-14 |
| JP3533197B2 true JP3533197B2 (ja) | 2004-05-31 |
Family
ID=19089966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001263176A Expired - Lifetime JP3533197B2 (ja) | 2001-08-31 | 2001-08-31 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3533197B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005052422A (ja) * | 2003-08-05 | 2005-03-03 | Daiman:Kk | 遊技機の表示制御装置および遊技機 |
-
2001
- 2001-08-31 JP JP2001263176A patent/JP3533197B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003076358A (ja) | 2003-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0592120B1 (en) | Image processing system | |
| JP4061697B2 (ja) | 画像表示方法及びそれを実行する画像表示装置 | |
| EP0658858B1 (en) | Graphics computer | |
| US6693644B1 (en) | Graphic accelerator reducing and processing graphics data | |
| KR100297145B1 (ko) | 그래픽 처리장치 및 그래픽 처리방법 | |
| JP3533197B2 (ja) | 画像処理装置 | |
| JP4307763B2 (ja) | 画像処理システム及びカーナビゲーションシステム | |
| JP2000148578A (ja) | 記憶装置および画像データ処理装置 | |
| US5642138A (en) | Display control system using a different clock in the graphics mode from that in the text mode in accessing an image memory | |
| JP2003132347A (ja) | 画像処理装置 | |
| JP3729187B2 (ja) | 画像表示装置 | |
| CN101714072B (zh) | 用于处理表示可视信息的像素平面的方法和装置 | |
| JP2898482B2 (ja) | コンピュータゲーム装置 | |
| JP3740415B2 (ja) | グラフィック処理装置 | |
| US6489967B1 (en) | Image formation apparatus and image formation method | |
| JP3812361B2 (ja) | 画像表示装置 | |
| JP3005220B2 (ja) | 走査型表示制御装置 | |
| JP2006227498A (ja) | 画像処理装置 | |
| JP3778068B2 (ja) | 画像データの展開方法及び画像表示制御装置 | |
| JP2001505674A (ja) | Ｖｇａと整合性を有するビデオ表示アダプタを用いて効率的なメモリ読み出し動作を行なうための方法及び装置 | |
| JP2002341859A (ja) | 画像表示装置 | |
| US20050030428A1 (en) | On-screen display device | |
| KR100252648B1 (ko) | 그래픽스시스템및그래픽스드로잉방법 | |
| JP2005128689A (ja) | 画像描画装置 | |
| JPH01239587A (ja) | 表示制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040224 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040305 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120312 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 9 |