JPS5952460B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JPS5952460B2 JPS5952460B2 JP15961478A JP15961478A JPS5952460B2 JP S5952460 B2 JPS5952460 B2 JP S5952460B2 JP 15961478 A JP15961478 A JP 15961478A JP 15961478 A JP15961478 A JP 15961478A JP S5952460 B2 JPS5952460 B2 JP S5952460B2
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- Japan
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- data
- memory
- processor
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- bits
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Description
【発明の詳細な説明】
この発明はメモリ装置に関し、さらに詳しくは、プロセ
ッサに代表されるようなデータ処理機能に接続されるメ
モリ装置のインタフェイス部に関するものである。
ッサに代表されるようなデータ処理機能に接続されるメ
モリ装置のインタフェイス部に関するものである。
第１図は従来のメモリインタフェイスの一例を示すブロ
ック図であつて、リフレッシュメモリとそのリフレッシ
ュメモリの内容に対してデータ処理を行なうプロセッサ
とのインタフェイスを示している。
ック図であつて、リフレッシュメモリとそのリフレッシ
ュメモリの内容に対してデータ処理を行なうプロセッサ
とのインタフェイスを示している。
図において１はプロセッサ、２はリフレッシュメモリ
（以下ＲＦＭと略記する）である。またＲＦＭ２を読出
してその内容を表示するブラウン管とその表示回路とは
この発明には直接は関係がないので図面には示してない
。第１図において３はコントロール回路、４はセレクタ
、５はメモリであり、ＭＡＤＲはメモリアドレスバス、
ＭＤＡＴＡはメモリデータバス、ＭＴＭＧはリードライ
トタイミング信号線、ＭＲＱＥはメモリアクセス要求信
号線で、プロセッサ１とＲＦＭ２の間はＭＡＤＲ、ＭＤ
ＡＴＡ、ＭＴＭＧ、ＭＲＱＥによってインタフェイスさ
れる。
（以下ＲＦＭと略記する）である。またＲＦＭ２を読出
してその内容を表示するブラウン管とその表示回路とは
この発明には直接は関係がないので図面には示してない
。第１図において３はコントロール回路、４はセレクタ
、５はメモリであり、ＭＡＤＲはメモリアドレスバス、
ＭＤＡＴＡはメモリデータバス、ＭＴＭＧはリードライ
トタイミング信号線、ＭＲＱＥはメモリアクセス要求信
号線で、プロセッサ１とＲＦＭ２の間はＭＡＤＲ、ＭＤ
ＡＴＡ、ＭＴＭＧ、ＭＲＱＥによってインタフェイスさ
れる。
またＤＡＤＲは表示アドレスライン、ＤＤＡＴＡは表示
データライン、ＤＴＭＧは表示のための読出しタイミン
グ信号線、ＤＲＱＥは表示fヨ黹^要求信号線であつてＲ
ＦＭ２と表示装置（図示してない）との間はＤＡＤＲ、
ＤＤＡＴＡ、ＤＴＭＧ、・ ＤＲＱＥによつてインタフ
ェイスされる。
データライン、ＤＴＭＧは表示のための読出しタイミン
グ信号線、ＤＲＱＥは表示fヨ黹^要求信号線であつてＲ
ＦＭ２と表示装置（図示してない）との間はＤＡＤＲ、
ＤＤＡＴＡ、ＤＴＭＧ、・ ＤＲＱＥによつてインタフ
ェイスされる。
５１はコントロール回路３から出力される選択信号で、
この選択信号に従つて、プロセッサ１からの要求により
fヨ黹^のリード／ライトを行なうか、又は表示装置（図
示してない）からの要求にフよりデータの読出しを行な
うかを決めセレクタ４を制御する。
この選択信号に従つて、プロセッサ１からの要求により
fヨ黹^のリード／ライトを行なうか、又は表示装置（図
示してない）からの要求にフよりデータの読出しを行な
うかを決めセレクタ４を制御する。
第２図はメモリ５の中のデータ配列の一例を示す説明図
で、図に示す例では１語が１６ビット （一般的にはｍ
ビットで表わす）で構成されｍビット７単位でリード／
ライトされるものとする。
で、図に示す例では１語が１６ビット （一般的にはｍ
ビットで表わす）で構成されｍビット７単位でリード／
ライトされるものとする。
また第１図の例でプロセッサ１はデータを８ビット （
一般的にはｌビットで表わし１＜ｍとする）単位で処理
するものと仮定する。第２図において０、１、２、・・
・・・・・・・２ｎ、２ｎ＋１・・・・・・・・・はプ
ロセツサ１から見たメモリアドレスを示している。表示
装置への読出しは通常は１６ビツト単位で行なわれ、し
たがつて表示アドレスはＯ、２、４、・・・・・・・・
・２ｎ、２ｎ＋２、・・・・・・・・・の偶数番だけに
なり表示アドレスの２ｎ番はプロセツサから見たメモリ
アドレスの２ｎ番と（２ｎ＋１）番を合せた１６ビツト
に対するアドレスとなる。このような場合プロセツサ１
からＲＦＭ２へのアクセスを見ると次のようになる。
一般的にはｌビットで表わし１＜ｍとする）単位で処理
するものと仮定する。第２図において０、１、２、・・
・・・・・・・２ｎ、２ｎ＋１・・・・・・・・・はプ
ロセツサ１から見たメモリアドレスを示している。表示
装置への読出しは通常は１６ビツト単位で行なわれ、し
たがつて表示アドレスはＯ、２、４、・・・・・・・・
・２ｎ、２ｎ＋２、・・・・・・・・・の偶数番だけに
なり表示アドレスの２ｎ番はプロセツサから見たメモリ
アドレスの２ｎ番と（２ｎ＋１）番を合せた１６ビツト
に対するアドレスとなる。このような場合プロセツサ１
からＲＦＭ２へのアクセスを見ると次のようになる。
たとえば表示アドレス２ｎ番の１語をメモリ５からフ狛
セツサ１へリードする場合、まずメモリアドレスバスＭ
ＡＤＲにアドレス２ｎを出力し、メモリアクセス要求信
号をＭＲＱＥ上に、リードライトタイミング信号をＭＴ
ＭＧ上に出力し、ＲＦＭ２からデータが出てくるのを待
つ。その次にＭＡＤＲにアドレス２ｎ＋１を出力し次の
データを読出す。すなわちデータリードの動作を２回に
わたつて行なわなければ１つの表示データをプロセツサ
１に入力す，ることができない。データをＲＦＭ２に書
込むときも同様で゛ある。他方、表示のためのＲＦＭ２
の読出しを行なう場合は、表示データ要求信号をＤＲＱ
Ｅ上に、表示のための読出しタイミング信号をＤＴＭＧ
上に出力し、表示アドレスラインＤＡＤＲ上にたとえば
表示アドレスの２ｎ番を出力すれば第２図に２ｎ、２ｎ
＋１として示す１６ビツトが出力される。
セツサ１へリードする場合、まずメモリアドレスバスＭ
ＡＤＲにアドレス２ｎを出力し、メモリアクセス要求信
号をＭＲＱＥ上に、リードライトタイミング信号をＭＴ
ＭＧ上に出力し、ＲＦＭ２からデータが出てくるのを待
つ。その次にＭＡＤＲにアドレス２ｎ＋１を出力し次の
データを読出す。すなわちデータリードの動作を２回に
わたつて行なわなければ１つの表示データをプロセツサ
１に入力す，ることができない。データをＲＦＭ２に書
込むときも同様で゛ある。他方、表示のためのＲＦＭ２
の読出しを行なう場合は、表示データ要求信号をＤＲＱ
Ｅ上に、表示のための読出しタイミング信号をＤＴＭＧ
上に出力し、表示アドレスラインＤＡＤＲ上にたとえば
表示アドレスの２ｎ番を出力すれば第２図に２ｎ、２ｎ
＋１として示す１６ビツトが出力される。
また表示のための読出しではブラウン管上の映像の品質
を低下させないために、１ラスタの表示時間分繰返し継
続して読出しが行なわれ、プロセツサ１からのアクセス
要求の優先度は表示のためのアクセス要求より低くされ
る。１ラスタの周期は大部分の表示装置では６５マイタ
ロ秒（以下μＳと略記する）で、そのうち表示時間は約
４８〜５０μＳであり、この４８〜５０μＳの間はプロ
セツサ１からのアクセスはできないことになる。
を低下させないために、１ラスタの表示時間分繰返し継
続して読出しが行なわれ、プロセツサ１からのアクセス
要求の優先度は表示のためのアクセス要求より低くされ
る。１ラスタの周期は大部分の表示装置では６５マイタ
ロ秒（以下μＳと略記する）で、そのうち表示時間は約
４８〜５０μＳであり、この４８〜５０μＳの間はプロ
セツサ１からのアクセスはできないことになる。
したがつて残りの１７〜１５μＳの間にプロセツサ１と
ＲＦＭ２との間でデータのリード／ライトを行なわなけ
ればならない。具体的な例としてメモリ５から読出した
データ（表示データラインＤＤＡＴＡ上のデータ）によ
つてブラウン管にキヤラタタ表示を行いながら、ブラウ
ン管上の表示を中断しないで、プロセツサ］からメモリ
５の内容を更新する場合を考えてみる。
ＲＦＭ２との間でデータのリード／ライトを行なわなけ
ればならない。具体的な例としてメモリ５から読出した
データ（表示データラインＤＤＡＴＡ上のデータ）によ
つてブラウン管にキヤラタタ表示を行いながら、ブラウ
ン管上の表示を中断しないで、プロセツサ］からメモリ
５の内容を更新する場合を考えてみる。
プロセツサ１においてメモリ５に書込みを行う場合、プ
ロセツサ１が信号．線ＭＡＤＡ，ＭＤＡＴＡ，ＭＴＭＧ
上にそれぞれの信号を出力し、信号線ＭＲＱＥ上にアク
セス要求信号を出してもその時点がラスタ周期のうちの
表示時間内であるときは、プロセツサ１からのアクセス
要求は許可されず、表示時間が終つてブランキング時間
に入つてからコントロール回路３が選択信号Ｓ１により
セレクタ４を制御して信号線ＭＡＤＲ，ＭＤＡＴＡ，Ｍ
ＴＭＧをメモリ５に接続する。このことは次のことを意
味する。すなわちプロセツサ１からＲＦＭ２にアクセス
しようとすると最悪の場合には上記４８〜５０μＳ待た
され、平均的にはその半分の約２５μＳのアクセスタイ
ムを必要とすることを意味する。このためＲＦＭ２のデ
ータを処理する時間の平均値は、表示のタイミングによ
つて待たされることのない通常のバツフアメモリのデー
タを処理する時間に比して大幅に増加する。そして１語
のリード／ライトのために必要なアクセス回数が増加す
ればするほど表示のタイミングによつて待たされる確率
が大きくなる。たとえば第２図に示す数値例では、第１
図の装置でプロセッサ１からメモリ５内の１語（１６ビ
ツト）に書込むために必要なアクセス回数は２回である
。以上はキヤラクタ表示に用いられるＲＦＭの例につい
て従来の装置の問題点を説明したものであるが、この問
題点をもつと一般的に言えば、メモリのアクセスが遅い
時に、１語のデータをりード／ライトするのに複数回の
アクセスをしなければならないために実質的な処理時間
が増大するということができ、このことが従来の装置の
欠点であつた。この発明は従来の装置における上述の欠
点を除去することを目的とするものである。
ロセツサ１が信号．線ＭＡＤＡ，ＭＤＡＴＡ，ＭＴＭＧ
上にそれぞれの信号を出力し、信号線ＭＲＱＥ上にアク
セス要求信号を出してもその時点がラスタ周期のうちの
表示時間内であるときは、プロセツサ１からのアクセス
要求は許可されず、表示時間が終つてブランキング時間
に入つてからコントロール回路３が選択信号Ｓ１により
セレクタ４を制御して信号線ＭＡＤＲ，ＭＤＡＴＡ，Ｍ
ＴＭＧをメモリ５に接続する。このことは次のことを意
味する。すなわちプロセツサ１からＲＦＭ２にアクセス
しようとすると最悪の場合には上記４８〜５０μＳ待た
され、平均的にはその半分の約２５μＳのアクセスタイ
ムを必要とすることを意味する。このためＲＦＭ２のデ
ータを処理する時間の平均値は、表示のタイミングによ
つて待たされることのない通常のバツフアメモリのデー
タを処理する時間に比して大幅に増加する。そして１語
のリード／ライトのために必要なアクセス回数が増加す
ればするほど表示のタイミングによつて待たされる確率
が大きくなる。たとえば第２図に示す数値例では、第１
図の装置でプロセッサ１からメモリ５内の１語（１６ビ
ツト）に書込むために必要なアクセス回数は２回である
。以上はキヤラクタ表示に用いられるＲＦＭの例につい
て従来の装置の問題点を説明したものであるが、この問
題点をもつと一般的に言えば、メモリのアクセスが遅い
時に、１語のデータをりード／ライトするのに複数回の
アクセスをしなければならないために実質的な処理時間
が増大するということができ、このことが従来の装置の
欠点であつた。この発明は従来の装置における上述の欠
点を除去することを目的とするものである。
すなわち、この発明の目的はデータ処理機能がｌビツト
処理を行ない、メモリ内のデータがｍビツト単位で意味
を持ち、かつｌ＜ｍのとき効率よくデータ処理を行なう
ことができるインタフエイスを有するメモリ装置を提供
するにある。たとえば、第２図に示す数値例について言
えば、プロセツサ１からメモリ５内の１語（１６ビツト
）に書込むために必要なアクセス回数を１回にすること
がこの発明の目的てある。この発明のさらに他の目的は
メモリのアクセスタイムが低速であつても、上述の構造
のメモリデータのデータ処理速度を向上することにある
。
処理を行ない、メモリ内のデータがｍビツト単位で意味
を持ち、かつｌ＜ｍのとき効率よくデータ処理を行なう
ことができるインタフエイスを有するメモリ装置を提供
するにある。たとえば、第２図に示す数値例について言
えば、プロセツサ１からメモリ５内の１語（１６ビツト
）に書込むために必要なアクセス回数を１回にすること
がこの発明の目的てある。この発明のさらに他の目的は
メモリのアクセスタイムが低速であつても、上述の構造
のメモリデータのデータ処理速度を向上することにある
。
これらの目的のため、この発明では上述の構造のメモリ
データに対し１語のデータのリード／ライトを実質的に
１回で行なえるようにしてデータ処理速度を大幅゛に改
善したものであつて、以下図面についてこの発明の一実
施例を説明する。第３図はこの発明の一実施例を示すプ
ロツク図であつて、第１図と同一符号及び同一記号文字
は２すべて同一又は相当部分を示し、６はバスゲート、
７はデータラツチ、８はバスデータコントローラであり
、ＭＩＯはメモリ入出力制御信号線、Ｓ２，Ｓ３はバス
データコントローラ８から出力される選択信号である。
また第３図におけるメモリ５の内容は第２図について説
明したとおりで゛あり、プロセツサ１におけるデータ処
理と、メモリ５と表示装置との間の動作とは共に第１図
における場合と同様であるとする。
データに対し１語のデータのリード／ライトを実質的に
１回で行なえるようにしてデータ処理速度を大幅゛に改
善したものであつて、以下図面についてこの発明の一実
施例を説明する。第３図はこの発明の一実施例を示すプ
ロツク図であつて、第１図と同一符号及び同一記号文字
は２すべて同一又は相当部分を示し、６はバスゲート、
７はデータラツチ、８はバスデータコントローラであり
、ＭＩＯはメモリ入出力制御信号線、Ｓ２，Ｓ３はバス
データコントローラ８から出力される選択信号である。
また第３図におけるメモリ５の内容は第２図について説
明したとおりで゛あり、プロセツサ１におけるデータ処
理と、メモリ５と表示装置との間の動作とは共に第１図
における場合と同様であるとする。
次に、メモリ５からデータを読出してプロセツサ１へ入
力する場合についての第３図に示す装置の動作を説明す
る。
力する場合についての第３図に示す装置の動作を説明す
る。
たとえば第２図に２ｎ及び２ｎ＋１で示す１語ｍ（ｍ＝
１６）ビツトのデータを読出すためには、ＭＡＤＲ上に
アドレスｎを出力する。
１６）ビツトのデータを読出すためには、ＭＡＤＲ上に
アドレスｎを出力する。
次に、りードライトタイミング信号をＭＴＭＧ上に出力
しメモリリードを起動する。そうすると表示期間でなけ
ればコントロール回路３がセレクタ４を制御してプロセ
ツサ１からの信号をメモリ５に与える。表示期間であれ
ば上記動作は表示が終了するのを待つて実施される。メ
モｌ川はｍビツトのデータを読出し、セレクタ４を通じ
てｍビツト中の下位ｌビツト （１＝８）をバスゲート
の入力に、残りの（ｍ−１）ビツトをデータラツチ７の
入力に与える。一方、バスデータコントローラ８はメモ
リアクセス要求信号がＭＲＱＥ上に出ているときはバス
ゲート６の出力をメモリデータバスＭＤＡＴＡに接続し
、メモリ入出力制御信号がＭＩＯ上に出ているときはデ
ータラツチ７の出力をメモリデータバスＭＤＡＴＡに接
続するよう信号Ｓ２，Ｓ３を出力する。
しメモリリードを起動する。そうすると表示期間でなけ
ればコントロール回路３がセレクタ４を制御してプロセ
ツサ１からの信号をメモリ５に与える。表示期間であれ
ば上記動作は表示が終了するのを待つて実施される。メ
モｌ川はｍビツトのデータを読出し、セレクタ４を通じ
てｍビツト中の下位ｌビツト （１＝８）をバスゲート
の入力に、残りの（ｍ−１）ビツトをデータラツチ７の
入力に与える。一方、バスデータコントローラ８はメモ
リアクセス要求信号がＭＲＱＥ上に出ているときはバス
ゲート６の出力をメモリデータバスＭＤＡＴＡに接続し
、メモリ入出力制御信号がＭＩＯ上に出ているときはデ
ータラツチ７の出力をメモリデータバスＭＤＡＴＡに接
続するよう信号Ｓ２，Ｓ３を出力する。
したがつてメモリ５から読出されたｍビツトのデータは
、プロセツサ１がメモリアクセス要求信号をＭＲＱＥ上
に出している間は下位１ビツトがバスゲート６を介して
直接プロセツサに取り込まれ、残りの（ｍ−１）ビツト
はデータラツチ７に取り込まれる。
、プロセツサ１がメモリアクセス要求信号をＭＲＱＥ上
に出している間は下位１ビツトがバスゲート６を介して
直接プロセツサに取り込まれ、残りの（ｍ−１）ビツト
はデータラツチ７に取り込まれる。
次にプロセツサ１がインプツト動作を行ない、メモリ入
出力制御信号がＭＩＯ上に出ると、データラツチ７の内
容がプロセツサ１に取り込まれる。このようにしてｍビ
ツトのデータがプロセツサ１に取り込まれてデータ処理
が行なわれる。メモリ５にデータを書込む時は上述の動
作と逆の順序で逆の動作を行なう。
出力制御信号がＭＩＯ上に出ると、データラツチ７の内
容がプロセツサ１に取り込まれる。このようにしてｍビ
ツトのデータがプロセツサ１に取り込まれてデータ処理
が行なわれる。メモリ５にデータを書込む時は上述の動
作と逆の順序で逆の動作を行なう。
すなわちまず（ｍ一１）ビツトのデータをデータラツチ
７にセツトした後１ビツトのライト動作を起動する。以
上第３図について述べた動作で注目すべきことは、メモ
リ５へのアクセスがｍビツトの１語に対し１回でよいこ
とである。
７にセツトした後１ビツトのライト動作を起動する。以
上第３図について述べた動作で注目すべきことは、メモ
リ５へのアクセスがｍビツトの１語に対し１回でよいこ
とである。
一般にプロセツサ１への入出力動作はプロセツサ１の高
速性に適応させても製造原価には殆んど影響しない。こ
れに対しメモリ５へのアクセスはデータラツチの速度に
比し著しく低速であり、メモリ５へのアクセスをプロセ
ツサ１の高速性に適応させようとすると高価な装置にな
る。またメモリへのアクセスに要する時間が総合的なデ
ータ処理速度に及ぼす影響も大きい。しかしメモリアク
セスはｍビツト単位のデータに対し最低１回は行なわな
ければならないから、この発明により必要な最低回数の
アクセスでリード／ライトできるようになれば、高速処
理が可能でかつ経済性のよいメモリ装置を得ることがで
きる。上述の実施例はキヤラクタ表示に用いられるＲＦ
Ｍにこの発明を応用した場合であるが、一般的に、ｍ＞
ｌの関係が成立するデータで、メモリのアクセス速度が
プロセツサのデータ処理速度に比べて低速である時にも
この発明を応用して効果があることは明らかである。
速性に適応させても製造原価には殆んど影響しない。こ
れに対しメモリ５へのアクセスはデータラツチの速度に
比し著しく低速であり、メモリ５へのアクセスをプロセ
ツサ１の高速性に適応させようとすると高価な装置にな
る。またメモリへのアクセスに要する時間が総合的なデ
ータ処理速度に及ぼす影響も大きい。しかしメモリアク
セスはｍビツト単位のデータに対し最低１回は行なわな
ければならないから、この発明により必要な最低回数の
アクセスでリード／ライトできるようになれば、高速処
理が可能でかつ経済性のよいメモリ装置を得ることがで
きる。上述の実施例はキヤラクタ表示に用いられるＲＦ
Ｍにこの発明を応用した場合であるが、一般的に、ｍ＞
ｌの関係が成立するデータで、メモリのアクセス速度が
プロセツサのデータ処理速度に比べて低速である時にも
この発明を応用して効果があることは明らかである。
この場合、メモリは表示装置との関係を持たないので、
第３図におけるコントロール回路とセレクタ４とは不要
になる。さらに、この発明の構成は、マルチプロセツサ
構造で１つのメモリを複数個のプロセツサからアクセス
する場合にも適用でき、第３図の実施例でＲＦＭへのア
クセスが表示のタイミングによつて待たされる確率を減
少することができたように、マルチプロセツサ構造の場
合は他のプロセツサによつて待たされる確率を、この発
明の構成によつて減少することができる。
第３図におけるコントロール回路とセレクタ４とは不要
になる。さらに、この発明の構成は、マルチプロセツサ
構造で１つのメモリを複数個のプロセツサからアクセス
する場合にも適用でき、第３図の実施例でＲＦＭへのア
クセスが表示のタイミングによつて待たされる確率を減
少することができたように、マルチプロセツサ構造の場
合は他のプロセツサによつて待たされる確率を、この発
明の構成によつて減少することができる。
またこの発明においてはプロセツサのかわりにデータ処
理機能を持つどのような制御装置を用いてもよいことは
明らかで゛ある。
理機能を持つどのような制御装置を用いてもよいことは
明らかで゛ある。
第１図は従来のメモリインタフエイスの一例を示すプロ
ツク図、第２図は第１図のメモリの中のデータ配列の一
例を示す説明図、第３図はこの発明の一実施例を示すプ
ロツク図である。 図において１はプロセツサ、２はＲＦＭ、３はコントロ
ール回路、４はセレクタ、５はメモリ、６はバスゲート
、７はデータラツチ、８はバスデータコントローラであ
る。
ツク図、第２図は第１図のメモリの中のデータ配列の一
例を示す説明図、第３図はこの発明の一実施例を示すプ
ロツク図である。 図において１はプロセツサ、２はＲＦＭ、３はコントロ
ール回路、４はセレクタ、５はメモリ、６はバスゲート
、７はデータラツチ、８はバスデータコントローラであ
る。
Claims (1)
- １ ｍビット単位でデータがリード／ライト（読出し／
書込み）されるメモリ、このメモリとの間でデータバス
を介してデータ入出力を行なうプロセッサ、上記ｍビッ
ト単位のデータのうち１＜ｍの関係にある１ビットだけ
を上記メモリと上記プロセッサ間に直接転送するための
パスゲート、上記ｍビット単位のデータのうち上記パス
ゲートを介して直接転送されるビットを除いた（ｍ−１
）ビットを一時記憶するデータラッチ、このデータラッ
チに一時記憶された（ｍ−１）ビットを上記データラッ
チと上記プロセッサ又は上記メモリとの間に転送する手
段を備えたことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15961478A JPS5952460B2 (ja) | 1978-12-21 | 1978-12-21 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15961478A JPS5952460B2 (ja) | 1978-12-21 | 1978-12-21 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5585945A JPS5585945A (en) | 1980-06-28 |
| JPS5952460B2 true JPS5952460B2 (ja) | 1984-12-19 |
Family
ID=15697553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15961478A Expired JPS5952460B2 (ja) | 1978-12-21 | 1978-12-21 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952460B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211557A (ja) * | 1984-04-06 | 1985-10-23 | Seiko Epson Corp | ダイレクトメモリアクセス制御回路 |
| JPS6179397A (ja) * | 1984-09-26 | 1986-04-22 | Fujitsu Ltd | 走査方式 |
| JPS61216593A (ja) * | 1985-02-28 | 1986-09-26 | Fujitsu Ltd | 通話路制御メモリアクセス方式 |
-
1978
- 1978-12-21 JP JP15961478A patent/JPS5952460B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5585945A (en) | 1980-06-28 |
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