JP2594897B2

JP2594897B2 - ビデオ画像表示装置

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Publication number: JP2594897B2
Application number: JP59082790A
Authority: JP
Inventors: ジエ・シヤウベル
Original assignee: テキサスインスツルメンツインコーポレイテッド
Priority date: 1983-04-25
Filing date: 1984-04-24
Publication date: 1997-03-26
Anticipated expiration: 2012-03-26
Also published as: DE3472726D1; JPS59208586A; EP0128051B1; EP0128051A1; FR2544898A1; FR2544898B1; US4620289A

Description

【発明の詳細な説明】本発明はランダムアクセスメモリ内に一時的に記憶さ
せた画像データから、フレームを走査線ごとまたは走査
点ごとに掃引することにより、表示スクリーン上にビデ
オ画像を表示し、表示すべき画像情報のバリエーション
に応じてこのランダムアクセスメモリの記憶内容が更新
されるようにした、ビデオ画像表示装置に関するもので
ある。この種の画像表示装置は、いわゆるテレテキスト
方式による画像表示システム等に用いられるものであ
る。

従来このようなビデオ画像表示装置においては、各フ
レームごとに該フレームの走査点ないし描画点全体の色
情報を記憶させたページメモリを用い、この色情報を一
定数のメモリプレーンにより表している。これらメモリ
プレーンは概念的には個々の色の画像を表示するのに必
要なフレームデータ全体によって構成されるものであ
り、各メモリプレーンはこの色で表示されるフレームの
走査点すべてを、一走査点につき一個のビットで表し、
従ってＮ個のメモリプレーンでは２のＮ乗種類の色が表
示スクリーン上に表示できることになる。

このような公知のビデオ画像表示装置においては、Ｎ
個のメモリプレーンの記憶内容はタイムベース回路によ
る制御のもとで順次読み出され、このタイムベース回路
によってスクリーンのフレームや走査線の掃引が制御さ
れる。この場合メモリプレーンの読出しは掃引動作と同
期して行なわれ、それ故、すべての走査点は、これらメ
モリプレーンで選択的に定められる。各メモリプレーン
の一部を構成するビットは、所望の条件を満たすように
分配されたアドレスに記憶させることができるため、種
々のメモリプレーンを互いにインターレースないしイン
ターミックスすることが可能となる。

一般に、メモリプレーンの数は、メモリや集積回路の
アッセンブリによって固定され、これは、スクリーン上
にページを表示する期間、ダイナミックな変化を考慮す
るには適さない構成である。換言すれば、複数の走査
線、すなわち一群の走査線は、色の変化を含んでおら
ず、もっぱらページメモリの個々のメモリプレーンで定
められ、対応する色をスクリーン上に表示している。そ
れ故、表示はページ単位で行われ、このことは、メモリ
が、少なくとも２ページもしくはそれ以上の走査点に関
するデータを蓄積するのに必要な容量を持たなければな
いないことを意味する。

ゆえに本発明の目的は、上記のようなビデオ画像表示
装置においてメモリの容量を小さくし、加えて画像にダ
イナミックな修正を加える際のフレキシビリティを高め
ることにある。

このような目的を達成するために、本発明に係るビデ
オ表示装置は、走査線、または走査点ごとにフレームを
走査してスクリーン上に画像を表示するものであって、
本装置は、各フレームの表示すべき画像データを記憶す
る複合メモリを有し、この複合メモリは、スクリーン制
御を行うビデオプロセッサと、メモリを介して画像の合
成を可能とする中央処理装置とに接続され、この場合、
表示される走査点に関するデータのメモリからの読み出
しは、タイムベース回路の制御下において、スクリーン
の走査と同期して行われる。

本発明にあっては、このようなビデオ表示装置におい
て、前記複合メモリが、管理メモリとゾーンメモリとを
有している。管理メモリは、表示する画像の一部を構成
する各走査線についてのデータワードを記憶し、各ワー
ドは走査線の構成データを含んでいる。また、ゾーンメ
モリは、明瞭な（インテリジブル）情報を表示する領域
にのみ関連する画像データを記憶する。さらに、前記装
置は、表示期間中、これら２つのメモリからデータを協
同して抽出するための手段を有している。

本発明ではこのような特徴を有するため、各画像は、
表示される以前に、一般的な特性を関しては管理メモリ
に、画像データ自身（テキストまたはグラフィックス）
に関してはいくつかのゾーンメモリに記憶される。

このようにして、画像の表示のために記憶される情報
量は、かなり減少させることができる。実際に、従来の
技術では、たとえ、スクリーン上のすべての走査点が単
一の背景色であったとしても、それらのデータは必ずペ
ージメモリに記憶され、これが、記憶されるべきデータ
の冗長性を招いていた。

本発明は、管理メモリに記憶されたワードに対応する
データでもって走査線の組み合わせを提供し、このワー
ドは、もし、それが明瞭な情報の画像領域を構成するな
らば、40バイトではなく４バイトだけで足りる。

さらに、画像の構成を修正したり、アニメ化したり、
あるいは他の方法で変更したりする場合にも、管理メモ
リのアドレス及び／またはワードの内容を変更すれば十
分である。この結果、本発明の装置では、スクリーン上
の表示すべきデータのページ処理について、大きなフレ
キシビリティを与えることができる。

さらに、本発明によれば、管理メモリに記憶される走
査線の内容を定める各ワードは、ベースカラー情報と、
メモリブレーンの数の数に関する情報とを有する。ま
た、適切であれば、走査線が明瞭な情報が表示されるべ
き画像の部分の最初である場合には、ゾーンメモリの領
域のベースアドレスに関するアドレス情報もワードに含
めることができる。

以下、添付図面を参照しつつ本発明による画像表示装
置の実施例について説明する。

周知のようにビデオ画像はフレーム周波数で再生さ
れ、各フレームは水平走査線を掃引することにより得ら
れる。従来のビデオシステムにおいては、イメージ管の
電子銃（R,G,B）を制御する関係上、信号は完全にアナ
ログ化され、またグラフィックモードのビデオシステム
の場合は、論理０および１などの二値信号により電子銃
を制御し、さらに本発明による装置のように一歩進んだ
システムでは、ディジタル回路を用いて特定数のハーフ
トーン色調をもったいわゆる「カラーパレット」を用い
ることにより、電子銃の制御を行なっている。従ってフ
レームを構成する各走査線は一定数、例えば320個の走
査点により構成され、かつ各走査点について３ビットに
よる３色情報素子が必要となる。

また従来のビデオシステムにおいては、ビデオタイム
ベースと同期した各フレームの表示期間中に、各走査点
に関係するデータを含むバイトが「ページメモリ」と呼
ばれるメモリ内で、ビデオディスプレイ・プロセッサ
（以下VDPという）により読み取られ、このVDPにより所
望の表示機能を行なうようになっている。このページメ
モリには例えばテレビジョンチャンネルや電話線等によ
り、放送用テレテックス方式で表された入力データの機
能を果す中央演算装置（以下CPUという）から信号が供
給される。前記VDPはさらに表示素子の処理速度をCPUの
処理速度と対応させる役割を果すとともに、入力される
データフローの中からマガジンないしページのフラッグ
を選択する等の機能をも併せもつ。また前記CPUにはさ
らにビデオゲーム等の特定のプログラムを実行させるこ
とも可能である。

図面中第１図に本発明によるテレテキスト画像形成シ
ステム全体の構成を示す。

この画像形成システムは一ないし複数の表示情報源に
接続されたCPU1を有し、該情報源としては例えば電話線
を用いてテレテキスト方式フォーマットの情報を伝送し
たり、ローカルキーボード３を用いたり、あるいは例え
ばビデオゲーム装置等その他適当なものを使用すること
ができる。前記CPU1はVDP4に接続され、VDP4はランダム
アクセスメモリ（以下RAMという）５および表示スクリ
ーン６を接続されている。RAM5の詳細については後述す
る。なお以下、本発明による装置の表示手段としてブラ
ウン管（CRT）を用いるものとして説明を進めるが、こ
れ以外の表示手段、いわゆる「フラットスクリーン」表
示方式や、あるいは近年商品化されるに至った「プラズ
マ・フラットスクリーン」等、走査線ごとまたは走査点
ごとに掃引を行なうようにした表示手段ならば、どのよ
うな表示手段を用いてもよい。すなわち、上記の各表示
手段はいずれも本発明の適用範囲に含まれるものであ
る。

前記RAM5はアドレス・バス７およびデータ・バス８に
よりVDP4と接続され、データ・バス８はさらにアダプタ
９（例えば商品名「ディドン」（Didon）として知られ
るもの）に接続されている。このアダプタ９はヘルツ伝
送路を介して伝送された高周波テレビジョン搬送波から
ビデオ信号を抽出するもので、テレテキスト情報は通常
のテレビジョン方式（例えば「アンティオープ」（Anti
ope）の名称で知られる方式など）に用いられるテレビ
ジョン信号と多重化される。前記アダプタ９にはアンテ
ナ11に接続された受信装置10から入力する。（上記「ア
ンティオープ」の詳細については『ラ・テクニク・ド・
ランジニュール』（La Technique de 1′ Ingenieur）,
E.3129参照）。

図示の実施例において、CPU1およびVDP4は共通バス12
により互いに接続され、この共通バス12を介してアドレ
スフィールドおよびデータフィールドが時分割伝送され
る。これら情報フィールドの割合ては、通常の信号すな
わちアドレスラッチ信号AL、データイネーブル信号EN、
および読出し書き込み信号R/Wのほかにつくられるモー
ド制御信号（以下CM信号という）にもとづいてCPU1によ
り制御され、制御ライン13を介して伝送される。前記CM
信号が論理１の状態にあるときは、全システムはRAM5が
直接CPU1に接続されたものと判断し、通常の信号AL、E
N、R/Wによって制御される。またCM信号が論理０の状態
にあるときは、これら通常の信号によりロードされたア
ドレスフィールド、VDP4についての制御として解釈され
る。

第２図に前記VDP4の構成を示す。このVDP4はCPU1のア
ドレスフィールドを表示機能制御情報として処理すると
ともに、トランスペアレント（透過）構造を採用するこ
とによって、アドレスフィールドおよびデータフィール
ドをCPU1から直接RAM5に伝えたり、あるいはCPU1から直
接RAM5に送られるアドレスの関数としてのデータをRAM5
から受け取ったりすることができる（このときCM信号は
論理１または論理０の値をとる）。このVDP4は内部バス
14をそなえ、この内部バスを介してCPU1やRAM5、あるい
は表示装置（すなわちビデオスクリーン６）間のあらゆ
る情報の交換が行なわれる。

前記内部バス14は双方向バスで、ダイレクトメモリア
クセス装置15（以下DMA装置という）による制御のもと
にアドレスフィールドやデータフィールドを時分割で送
りだす。このDMA装置は、主として表示スクリーン６を
走査する際の同期制御を司るタイムベース回路16と呼応
して機能する。このようなDMA装置としては、例えば本
願出願人によるフランス特許出願第77-31330号（1977年
10月17日出願）および同じく第83-03143号（1983年２月
25日出願）に記載のものを用いることができる。

CPU1は前記バス12を介してVDP4に接続され、このバス
12はさらに四個のレジスタ17,18,19,20に並列に接続さ
れている。第一のレジスタ17はデータレジスタで、各デ
ータフィールドが内部バス14を経由してRAM5に供給され
るに先だって、一時的にそのデータフィールドを記憶す
る。レジスタ17はさらにRAM5に直接アドレスされること
になっているアドレスフィールドを送りだす機能をもつ
ものである。第二のレジスタ18はマスクレジスタで、と
くに所定の機能が実行されるときに逓減する二値数を記
憶するためのものであり、さらに第三のレジスタ19は制
御レジスタで、VDP4の他の機能、例えば表示スクリーン
における画像の動き等の機能の実行に介入することがで
きる。また第四のレジスタ20は、CPU1から供給されるア
ドレスフィールドによって表される機能コードを転送す
るための転送レジスタで、このコードは特定の実行機能
を表すものである。

この機能コード転送レジスタ20は、そのようなアドレ
スフィールドによってVDP4が非透過状態となり、かつ特
定の機能を実行しうる状態となったとCPU1が判断したと
きにのみ能動状態とされる。レジスタ20の出力はデコー
ダ21に入力され、このデコーダが特定のコードを受け取
りしだい、VDP4のレジスタに接続された出力22にイネー
ブル信号が選択的に現れ、この動作はCM信号が伝送され
るリード上の制御のもとで行なわれる。すなわち、デコ
ーダ21にコードが入力されるたびに一定数の出力22にイ
ネーブル信号が送り出され、これによってVDP4の各レジ
スタが動作状態となり、CPU1から前記転送レジスタ20を
介して転送されたコードにより表される機能が実行され
るのである。デコーダ21は、前記DMA装置15によりVDP4
の内部制御が行なわれる場合、すなわち該回路によって
前記内部バス14における時分割が行なわれる場合に、こ
のDMA装置に接続される。なお、デコーダ21は前記タイ
ムベース回路16により別途制御される場合があるが、こ
れについては後述する。

前記バス12には前記制御レジスタ19のほかに、VDP4の
内部状態を示す情報や実行中の命令を示す情報を刻々と
格納するステータスレジスタ23と、２つの中間（double
intermediate）レジスタ24a,24bとが接続され、この２
つの中間レジスタ24a,24bはさらにレジスタスタック26
と関連して動作する演算・論理回路25（ALU）に接続さ
れている。他方、マスクレジスタ18は修飾回路27に接続
され、この修飾回路の一方の入力と出力とにより内部バ
ス14を通る閉ループを形成する。この内部バス14はさら
にRAM5側でデータレジスタ28およびアドレスレジスタ29
に接続され、これらレジスタ28,29はRAM5に直接接続さ
れている。VDP4、CPU1、RAM5から内部バス14を介してス
クリーン６の画像表示回路に伝えられる表示情報は、出
力インターフェース・ユニット30により適宜、表示回路
制御信号に変換される。

上記レジスタスタック26は次のようなレジスタ群によ
って構成されている。

1.ゾーンメモリの開始アドレス保持用レジスタBAPA。

2.管理メモリの開始アドレス用レジスタBAGT。

3.バッファメモリの開始アドレス用レジスタBAMT。

4.「ディドン」回路（第１図）専用バッファメモリ・ポ
インタACMT。

5.バッファメモリの終了点ポインタBAMTF。

6.バッファメモリのCPU1側開始点ポインタACMP。

7.ゾーンメモリ読取りポインタACPA。

8.管理メモリ読取りポインタACGT。

9.CPU1処理用ポインタPXおよびPY。

上記レジスタにおける情報の書込みおよび読出しは、
すべて前記デコーダ21によって制御され、デコーダ21自
体に対するデータロードは、CPU1または前記タイムベー
ス回路16により行なわれる。

本発明による画像形成システムのRAM5はゾーンメモリ
部5Z、管理メモリ部5Gおよびバッファメモリ部5T（第１
図）からなり、これらメモリ部は一体の集積回路として
構成されている。この場合、該集積回路の各メモリ部に
割り当てるメモリの境界はこれを物理的に定めるのでは
なく、メモリ部の開始アドレスもしくは終了アドレス、
またはこれらの両者により決定することにより、システ
ム全体の機能にフレキシビリティを与えるようにするの
がよい。上記メモリのうち、とくにバッファメモリ部5T
は前記「「ディドン」回路９の処理速度をCPU1の処理速
度と対応させるように設計されており、そのための回路
構成は例えば本願出願人によるフランス特許出願第80-2
6392号（1980年12月12日出願）に、その具体的な記載が
ある。

第３図に前記表示スクリーン６の掃引信号の波形を示
す。図中の波形Ａにおいて、各画像フレームは２個のフ
レーム同期パルスSTの間に現れ、またこれらパルスの間
に一連のライン同期パルスSLが現れる。図示の例は１フ
レームが625本の走査線からなる標準方式に対応するも
ので、画像の表示は通常の画像形成の場合と同様、飛越
し走査によるフレーム形成により行なわれ、従って表示
情報を含む可視領域ZVVには垂直250ラインが現れる。こ
のように各フレームの可視領域ZVVに250個ずつパルスSL
が含まれ、パルス列の両端には、画像の上下マージン、
すなわち上マージンMSおよび下マージンMIに対応する一
定数のパルスが現れる。また可視領域ZVVの先端および
後端に現れるパルスSLは、前記タイムベース回路16（第
２図）から供給される一定の信号によりチェックされ
る。第３図の波形Ｂはフレーム同期信号のうち、相隣る
２個のライン同期パルスSLの間の期間を拡大して示した
もので、この期間は前記可視領域ZVVにおける各走査線
の掃引期間に対応するものである。

前記スクリーン６に表示される画像は左マージンMGと
右マージンMDとからなり、これらマージンの間に現われ
る可視領域ZVHは一定の水平区間をもつ。この一定の水
平区間はRAM5の一定数のアクセスサイクル、例えば各1.
1マイクロ秒のアクセス信号40個分、すなわち計44マイ
クロ秒に相当する。かくて一走査線の掃引によってまず
画像の左マージンが所定の色でスクリーン上に単色表示
され、ついで画像自体を形成する情報が表示され、しか
るのち該画像の右マージンが左マージンと同じ色で単色
表示される。

第３図の波形ＣはRAM5のアクセス要求信号を示すもの
で、このアクセス要求信号は前記タイムベース回路16に
より発生し、線路31（第２図）を経由してDMA装置15お
よびデコーダ21に伝送され、デコーダ21はこの信号にも
づいて、各走査線掃引期間中の画像表示に必要なVDP4の
レジスタ群を能動化する。さらに第３図の波形ＤはRAM5
のうち特に管理メモリ部のアクセス要求信号を示すもの
で、このアクセス要求信号も線路31を経由してDMA15お
よびデコーダ21に伝送され、DMA装置15は適当なタイミ
ング、すなわち各走査線の掃引開始時に管理メモリ部5G
に対するアクセス時間の割当てを行ない、かつデコーダ
21はこの時点で要求されるレジスタをイネーブル状態と
するように制御される。このようにしてスクリーン上の
画像形成がタイムベース回路16により制御され、このタ
イムベース回路からスクリーンの掃引に必要な信号（フ
レーム同期信号やライン同期信号など）や、左右のマー
ジン形成に必要な信号、RAM5の各メモリ部へのアクセス
に必要な信号、さらにはポイントクロック信号等が供給
される。なおこのポイントクロック信号を構成するパル
ス列は、各画素の表示を行うため、Ｒ、Ｇ、Ｂの三要素
を作成している。

前記VDP4は第２図に示すようにマージンレジスタ32を
有し、このマージンレジスタは各フレームの走査開始時
にデコーダ21からの信号によりイネーブル状態となっ
て、CPU1により情報の書込みが行なわれる。このレジス
タ32には前記バス14が接続され、マージン表示用カラー
コードが記憶されており、その記憶内容はタイムベース
回路16による制御のもとにインターフェイス・ユニット
30に送られる。VDP4はさらにレジスタ33を有し、このレ
ジスタは表示スクリーンの可視領域ZV（第６図）の背景
となる色すなわちベースカラーを記憶する。レジスタ33
はバス14を介してRAM5の管理メモリ部5Gに接続され、こ
の管理メモリ部5Gは各表示ラインについてベースカラー
コードを含む。このレジスタ33はタイムベース回路16に
接続され、必要に応じてライン同期信号の発生期間中に
管理メモリ部5Gに記憶されているベースカラーコードが
書き込まれる。このベースカラーコードは、メモリ部5G
の記憶内容によってとくに他の色が表示色と指定されな
いときに用いられるコードである。

第４図に前記管理メモリ部5Gの構成を示す。メモリ部
5Gは前述のようにRAM5の一部をなすもので、そのベース
アドレスBAGTはCPU1によりレジスタスタック26のうち対
応するレジスタに書き込まれ、可視領域ZVの表示が開始
され、すなわち該領域における最初の走査線の同期パル
スが現れてから、上マージンMSの表示後、前記ポインタ
ーレジスタACGTに転送される。もし、可視領域ZVが前述
のように250ラインを含んでいる場合、管理メモリ部5G
には３バイトが250行分、含まれることとなる。これら
３バイトは、ベースカラーに割り当てた５ビットとメモ
リプレーン数に割り当てた３ビットとからなるバイト１
と、ゾーンメモリ5Z内の所定のゾーンの開始アドレス
（16進アドレス）に割り当てたバイト２および３とから
なる。

背景色すなわちベースカラーを表すコードは各ライン
の走査開始時にベースカラー・レジスタ33にロードされ
るもので、上記のごとく５ビットからなり、従ってイン
ターフェース・ユニット30では２⁵＝32種類の色が得ら
れることになる。このようなベースカラーは、管理メモ
リ5G内のメモリプレーン数を示す隣接する３ビットがゼ
ロであり、メモリプレーン数が特定されていない状態を
示す「デフォールト・ルール」の時に、表示スクリーン
上に現れる。その他の走査線についての表示プロセスは
より複雑なので、前述インターフェース・ユニット30に
ついて記載（第７図）する際に説明する。なお各走査線
の表示にあたって、前記ポインターレジスタACGTは走査
線ごとに１番地ずつ増加して、管理メモリ部5G内の適切
な点をアドレスするようにするが、この動作はDMA装置1
5およびデコーダ21を介して論理・演算回路25により行
なう。又、メモリプレーン数を示す３ビットは、各走査
線の開始時にプレーンレジスタ34（第２図）にロードさ
れる。プレーンレジスタ34に記憶されたメモリプレーン
数は、ゾーンメモリ5Zの列アクセスサイクル数を示すも
のであり、スクリーン上の所定の走査点に対応する一群
のバイトをゾーンメモリ5Zから抽出するとき、プレーン
レジスタ34は、ゾーンメモリのメルチアクセスを管理す
るためのカウンタとして機能し、ゾーンメモリの各列の
アクセス時にDMA15によってその列アクセスサイクル数
がデクリメントされ、カウンタ値が０となるまでアクセ
スが行われる。（この点についての詳細は前記フランス
特許出願第83-03143号、または米国特許第4,623,986号
参照）。このためプレーンレジスタ34はバス14およびDM
A装置15に接続されている。

第７図にインターフェース・ユニット30の詳細を示
す。図示のようにブラウン管６のR,G,Bカラー入力は３
個のD/Aコンバータ35R,35G,35Bにそれぞれ接続され、こ
れらD/Aコンバータにはメモリ36からディジタルカラー
信号が入力される。このメモリ36はRAMまたはROM型メモ
リで、冒頭で述べた「カラーパレット」を記憶させたも
のであり、これに鑑みて該メモリ36をここでは「パレッ
トメモリ」という。

このパレットメモリ36には、バス14を介してCPU1でプ
ログラミングすることにより（この場合はRAM型とな
る）、あるいはあらかじめ定めた方法で（この場合はRO
M型となる）データシリーズが記憶されており、そのア
ドレス入力37に入るアドレス（例えば５ビット形式とす
る）により該メモリ36から取り出すことによって、表示
スクリーン上の各走査点に表示される色を決定すること
ができる。この場合、前記カラーパレットの構成、とく
にその容量を適宜選定することにより、使用しうる色の
数を増減することが可能であり、例えば図示の構成では
パレットの入力アドレスを５ビット形式とすることによ
り、最大32色の表示が可能となる。同様に６ビット入
力、64アドレスの場合は64色の表示が可能であり、また
例えば図示のようにアドレス入力が５入力の場合は、計
32色を各描画点に割り当てることができる。いずれにし
ても各描画点に表示しうる色の数は、各走査線について
管理メモリ内にプログラムされたメモリプレーンの数に
より各走査線ごとに定まることとなり、従って、使用可
能な色の最大数に関係なく、各描画点は、それよりも少
ない色で表示することが可能である。

さきに定義した「デフォールト・ルール」により取り
出されたベースカラー信号は、各走査線の開始点でベー
スカラー・レジスタ33（第７図）にロードされる。この
ベースレジスタ33は５つの並列出力38をもち、これらの
出力は５個のシフトレジスタ40の直列入力39にそれぞれ
接続され、各レジスタ40には８ビットの並列入力41とパ
レットレジスタ36のアドレス入力37のそれぞれに接続さ
れた直列出力42がある。レジスタ40のシフト速度は前記
タイムベース回路16により決定され、このタイムベース
回路から画像フレームの各走査点につきパルス１個ず
つ、各レジスタ40のクロック入力43に「ポイントクロッ
ク」信号が供給される。これらシフトレジスタ40には書
込み制御入力44があり、この書込み制御入力によりAND
論理回路45から書き込み指令パルスが出力されたときに
のみ、該レジスタにワードの書込みが行なわれるように
なっている。この場合、例えば、シフトレジスタ40に
は、マルチプレクサ等の入力を切り替えるための回路を
加え、AND論理回路45からの書き込み制御入力44がディ
スエイブル（あるいは論理０）の時には、直列入力39が
イネーブルとされ、他方、書き込み制御入力44に論理１
またはパルスが出力された時には、その期間直列入力39
が抑制され、並列入力41がイネーブルされる。

AND論理回路45は、タイムベース回路16と線路47を介
して第１の入力46と接続され、かつ、プレーンレジスタ
34とバスを介して第２の入力48と接続され、また、５個
の出力端子は、各シフトレジスタ40の書き込み制御入力
44に接続されている。AND論理回路45の第１の入力46に
は、タイムベース回路16から線路47を介して制御パルス
HP/8が供給され、このパルスは、スクリーンに表示され
る描画点８個に対して１パルスの割合で出力される。ま
た、AND論理回路45の第２の入力48には、プレーンレジ
スタ34から３ビットデータが供給され、いずれかのビッ
トが“1"である時にイネーブルされ、そして、３ビット
データをデコードして選択された出力端子上に、制御パ
ルスHP/8を論理積として出力する。ここでの３ビットデ
ータのデコードは、メモリプレーン数が１であれば、最
下位ビットBMSのシフトレジスタ40の書き込み制御入力4
4をイネーブルとする制御パルスHP/8が所定のタイミン
グで供給される。メモリプレーンが２の時は、最下位ビ
ットBMSのシフトレジスタ40を含む下側の２つのシフト
レジスタ40、メモリプレーンが３の時は下側の３つのシ
フトレジスタ40、メモリプレーンが５の時は、すべての
シフトレジスタ40についての書き込み制御入力44をイネ
ーブルとする制御パルスHP/8が出力される。前記レジス
タ40の並列入力41はバス49を介して８ビット遅延回路50
に接続され、この遅延回路にはDMA装置15による制御の
もとに時分割バス14を介して情報がロードされる。な
お、データのロードは、マルチアドレッシングにより行
われ、ゾーンメモリ5Zの１行のアドレッシングんかに、
連続的に複数の列読み出しサイクルが実行される。（こ
れについての詳細は前記フランス特許出願第83-03143号
参照）。前記遅延レジスタ50のロードは、管理メモリ5G
にプログラムされたメモリプレーン数の関数として行わ
れる。つまり、前述したように、プレーンレジスタ34の
メモリプレーン数は、ゾーンメモリに対する列アクセス
サイクル数を示すものであり、ゾーンメモリ5Zのデータ
ロードサイクルにおいて各々読み出されたデータは、DM
A15の制御下において、内部バス14を介してメモリプレ
ーン数と等しい数の対応する遅延レジスタ50にそれぞれ
書き込まれる。

また、前記遅延レジスタ50およびシフトレジスタ40の
書込み容量は８ビットであり、これらレジスタの書込み
が表示スクリーン上の８個の隣接する走査点を表示する
のに必要な色情報に対応する。上記のような回路構成と
することにより、色情報の読出しがスクリーン上におけ
る各走査点の表示と非同期となるようDMA装置15によっ
て制御されるとともに、シフトレジスタ40におけるデー
タの記憶と取出しが行なわれたときにのみ、これらシフ
トレジスタが表示動作と同期するようにタイムベース回
路16のポイントクロックで制御することが可能となる。
ただし、例えばRAM5を時分割で用いない画像表示プロセ
ッサ等のように、ゾーンメモリ5Zからの色情報の取出し
を同期して行なう場合は、上述のような二重書込み構成
は不要となる。

次に第４、５、６図を参照して、第２図に示す回路お
よび第７図に示すインターフェース・ユニット30の機能
を説明する。ただし以下の説明は、一例として第６図に
示すようなパターンをもった一枚のフレームをスクリー
ン上に表示するものと想定して記載する。

第６図において、スクリーンＥの可視領域ZVの四周に
は第３図について述べたように、上下および左右マージ
ンMS、MI、MD、MGがそれぞれ隣接しており、これらマー
ジンの色は、フレームの表示開始直前のライン同期パル
スSTの発生中に、マージンレジスタ32がロードされるこ
とによって指定される。可視領域ZVには250本の走査線
が含まれ、これら走査線は次のように割り当てられてい
る。すなわち、走査線１−20…ベースカラーC1、走査線 21-27…ベースカラーC2に重畳されるカラーテ
キスト、走査線 28-30…ベースカラーC2、走査線 31-50…４および５メモリプレーン、すなわち
パレットメモリ36から選択した16および32色による図形
画像、走査線 51-200…ベースカラーC3、走査線 201-207…４色テキスト、走査線 208-250…ベースカラーC4。

第４図から理解されるように、フレーム表示の管理メ
モリの内容は表示される画像の内容に対応する。表中の
第１欄で定められた色は、該当する画像領域の画像の背
景色、つまりベースカラーを５ビットで表したものであ
り、この中に、文字や図形情報が表示される。また第６
図において、フレームの領域１（該フレームの走査期間
中にすでに表示された上マージンの下部領域）はベース
カラーC1で掃引された20本の走査線に対応する。

走査線１のライン同期信号の発生期間中、RAM5の管理
メモリ部5Gは第４図の表中第一行に対応する番地でアド
レスされ、ベースカラー・レジスタ33にはベースカラー
C1のコードが５ビットで書き込まれる。このコードは５
個のシフトレジスタ40の直列入力39に選択的に入力され
る。こうして色情報はレジスタ40の右に向ってシフトさ
れ、ポイントクロックHPによる制御のもとにパレットメ
モリ36に順次入力されるであろう。従って表示中の走査
線の各走査点は色C1で表示され、この色C1を表すコード
は常にパレットメモリ36のためのアドレスとなる。該コ
ードにより表されるアドレスは、ブラウン管の電子銃R,
G,Bが色C1を表示する際、A/D変換後に制御される３ビッ
トの色情報に対応するものである。走査線１はベースカ
ラーに割り当てられたものであるため、この走査線（な
らびに走査線２ないし20）上の走査点はベースカラー・
レジスタ33に書込まれたコードによってすべてこの色C1
で表示され、このレジスタの記憶内容は５個のレジスタ
40を経由してパレットメモリ36に入力される。またプレ
ーンレジスタ34には各走査線の開始点で数000が書込ま
れて、前記AND回路45の出力によりすべてインヒビット
されるため、上記走査線の表示中は各シフトレジスタ40
に対する８ビトの並列書込みは禁止され、従って各レジ
スタ40の入力44はイネーブル状態とはならない。このた
めレジスタ50からレジスタに40への情報の伝送は行なわ
れず、パルスHC/8（第３図の波形Ｃ）は無視される。な
お、前記AND回路45はクロック出力HP/8に対するAND動作
を行なうほか、５個のレジスタ40の５つの入力について
のプレーン数情報をデコードする機能をもっており、従
ってこれらレジスタの並列書込みを司るイネーブル信号
は、クロック出力HP/8および上記プレーン数情報のデコ
ード入力についてのAND動作が論理１であるとき以外に
は現れない。

次に走査線21ないし27について述べる。これらの走査
線21ないし27の掃引開始時、つまり、管理メモリ部5Gが
アドレスされるとき、ベースカラー・レジスタ33はカラ
ーコードC2を入力し、プレーンレジスタ34は数001を入
力する。これらの情報により５個のシフトレジスタ40の
うちのひとつ、例えばベースカラー・レジスタ33の最下
位ビットBMSに対応するレジスタの入力41がイネーブル
状態となる。一方、１または複数のメモリプレーンによ
る表示される走査線の内容は、前記管理メモリ部5Gに記
憶されたゾーンメモリのアドレスによって、例えば、走
査線21については123Fの16進数により定められる。この
アドレスは、AND回路45によりイネーブルされ、並列書
き込みが行われるシフトレジスタ40の記憶内容を表すバ
イトを得るために、DMA15により制御されるメモリサイ
クルに備えられる。言い替えれば、タイムベース回路16
から左マージンMGの終了点に対応する信号が発せられる
前に、管理メモリ部5Gの読み出しサイクルがDMA回路15
によって非同期的に行われる。それ故、アドレスバイト
123Fの内容が、最下位ビットBMSのシフトレジスタ40と
関連する待機レジスタ（遅延レジスタ）50にロードされ
ることになる。

走査線の掃引中に最初の信号HP/8が線路47に出力され
ると、最下位ビットのシフトレジスタ40と対応する遅延
レジスタ50に保持されていたバイトのビットが、並列に
該レジスタ40にロードされる。ベースカラー・レジスタ
33からの最下位ビットBMSは、この並列のロードによっ
て抑制され、マージン後の走査線上の最初の８個の走査
点のために取り出されたカラーコードは、上位４ビット
BPSで定められ、これらの４ビットに、最下位ビットBMS
のレジスタ40にロードされたビットが、レジスタの記憶
内容のシフト中に、順次結合される。すなわち、例え
ば、ベースカラーC2を表すコードが10110であるとす
る、パレットメモリは、最下位ビットBMSのレジスタ40
に書き込まれたバイトにより、ワード10110か、もしく
はワード10111を一連のアドレスとして入力する。従っ
て、パレットメモリは、第６図に示されるような文字を
表示することができるベースカラーとしてのカラーC2及
びカラーC2′を、表示されるべき８個の走査点に対して
連続的に供給する。この領域の走査線の表示期間中は、
他の４つのレジスタ50は利用されず、これらのレジスタ
と関連するシフトレジスタ40の並列書き込みは行われな
い。これのため、レジスタ40は、ベースカラーレジスタ
33の上位４ビット（本例ではビット1011・）を出力し続
ける。最下位ビットBMSのレジスタ40に対する書込み
は、８個の走査点ごとにDMA回路15による制御のもとに
信号HP/8によって行なわるが、このためにゾーン123Fの
ベースアドレスが１番地ずつ増加することによって形成
されるアドレスに前記ゾーンメモリ5Zをアドレスする。
このようなベースアドレスの増加はALU26およびDMA回路
15によってポインタACPA内で行なわれる。すなわち図示
の実施例では各走査線の可視区間ZVHはゾーンメモリの
アクセス40回分に相当し、各アクセスは前記８個の走査
点の表示期間中に行なわれて、引き続く８個の走査点の
表示にそなえる。なお、タイムベース回路16のライン同
期信号からのクロックHP/8と同期するのはレジスタ50か
らシフトレジスタ40に対する並列書込みのみである。

第５図はページメモリの記憶内容を概念的に示す図で
あるが、走査線21-27の領域２に相当するページメモリ
領域は、前述したように、ゾーンメモリの開始アドレス
123Fによって特定され、このページメモリでは、メモリ
プレーン数が１であるため、２色の表示（カラーパレッ
ト36へのアドレスとして、10110か10111）が可能とな
る。

走査線28以降はメモリプレーンなしの機能に戻り、プ
レーンレジスタには再びコード000が入力する。すなわ
ちまず走査線28,29,30の走査期間中は、走査線１ないし
20の走査期間中と同様、インターフェース・ユニット30
の５個のレジスタ40における背景情報をシフトすること
によって、ベースカラーC2（コード10110）で表示が行
われる。表示領域４は図形情報の表示に対応する（走査
線31ないし50）。この場合には、管理メモリ部5Gに対応
する行の最初のバイトにベースカラーC5を表すコードが
含まれ、またメモリプレーン数としてはまず４（走査線
31,32）が、ついで５（走査線33,34,35）が、さらに再
び４が、走査線50に至るまで選択される。走査線31の最
初の８個の走査点群を表示するに当たっては、アドレス
2400からゾーンメモリ5Zに対して多重アクセスが行われ
る。つまり、走査線31における管理メモリ5Gのメモリプ
レーン数は４であるから、ゾーンメモリ5Zについての列
アクセス数は４であり、言い換えれば、ゾーンメモリ5Z
の行アドレスストローブ（RAS）１サイクル中に、カラ
ムアドレスストローブ（CAS）を４サイクルを実行する
ことに対応する。なおこのアクセスは、走査線31の左マ
ージンの表示期間中にDMA装置15によって、非同期モー
ドで行なわれる。

プレーンレジスタ34のプレーンコード100をAND論理回
路45でデコードすることにより、最下位ビットBMSレジ
スタ40を含む下から４つのレジスタ40へのデータロード
が、次のようにして行われる。すなわち、マージン終了
点を表す信号がタイムベース回路16から入力すると、RA
M5のゾーンメモリ部5Zのアドレス内容によってアドレス
2400からのスタートが指示され、これらのアドレス内容
がDMA装置15により４個の遅延レジスタ50にロードされ
てシフトレジスタ40に転送される。このような状態で、
走査線31の最初の８個の走査点を表示するために、ポイ
ントクロックHPがレジスタ40の記憶内容をシフトすると
き、ビットBPSに対応するレジスタ40からメモリパレッ
ト36にベースカラー・レジスタ33のビットBPSが供給さ
れ、他のレジスタ40からは、それぞれ対応するレジスタ
50の記憶内容がバス49を介して転送されている期間中
に、これらレジスタ40に入力していたバイトの内容によ
り定まる値のビットが出力される。かくてパレットメモ
リ36内の16の位置を入力37によってアドレス可能となる
ので、問題の走査点を16色で表示可能となる。レジスタ
50への書込みは２色の走査線21ないし27の場合と同様、
次の８走査点ごとに行なわれて引き続く８走査点の色が
決まる。

走査線31-50についてのページメモリの内容は、第５
図に示す通りであり、この領域では、メモリプレーン数
４で16色、プレーン数５で32色が表示可能となる。

走査線33から走査線35については、AND回路45により
すべてのレジスタ40の書込みが可能となり、この場合は
ベースカラー・レジスタ33の記憶内容はもはや使用され
ず、レジスタ40内でシフトしたビットは、対応するアド
レスのゾーンメモリ部5Zの記憶内容による以外には定ま
らず、パレットメモリ36のすべての色、すなわち32色を
使って表示が行なわれる。

領域５の表示中はベースカラー・レジスタ33のみの記
憶内容による機能に戻り、前述のようにポイントクロッ
クHPによる制御のもとで、レジスタ40を介してその記憶
内容が１ビットずつ先へ進む。また走査線201ないし207
の表示中は２個のレジスタ40について以外はイネーブリ
ングが許されない。このため、ベースカラーレジスタ33
にロードされたコード（例えば、10101）に対応するベ
ースカラーと、下位２ビットの値の変化により与えられ
る他の３つの可能性（すなわち、コードして、10100、1
0110、10111）との４色による表示が可能となる。この
とき最下位ビットBMSレジスタを含む２つのレジスタ40
に対する書込みは、前述の場合と同様にして行なわれ
る。また、ページメモリは、第５図に示す通りであり、
この領域のページメモリはメモリプレーン数が２であ
る。ついで、ベースカラー・レジスタ33で選択されたカ
ラーコードC4による走査線208ないし250の走査が行なわ
れ、かくて一枚のフレームが完成する。

【図面の簡単な説明】

第１図は本発明によるビデオ画像表示装置の一般的構成
を示す概略図、第２図は第１図のビデオ画像表示装置の
一部たるビデオディスプレイ・プロセッサの構成を示す
概略図、第３図はフレームの表示中に発せられるメモリ
同期制御信号の時間軸上の関係を示す図、第４図は本発
明によるビデオ画像表示装置における管理メモリの構成
を示す図、第５図は所定の時点でフレームを、ブラウン
管の表示スクリーン上に表示するのに用いるページメモ
リの記憶内容を示す図、第６図は例えば第４図および第
５図に示すような、ページメモリおよび管理メモリの記
憶内容により指定されたフレームをブラウン管スクリー
ンに表示した表示パターンを示す図、第７図はメモリプ
レーンの内容を表示すべく、第２図のビデオディスプレ
イ・プロセッサに設けた表示インターフェース・ユニッ
トの一部を示す図である。１……中央処理装置（CPU）、４……ビデオディスプレ
イ・プロセッサ（VDP）、５……RAM ５、６……表示ス
クリーン、10……インターフェース・ユニット、15……
メモリアクセス装置（DMA）、16……タイムベース回
路、25……演算・論理回路（ALU）、30……インターフ
ェース・ユニット、33,34,40,50……レジスタ、36……
パレットメモリ、45……AND回路。

Claims

(57)【特許請求の範囲】

【請求項１】ラスタ走査型ビデオ表示の制御を行う画像
表示装置であって、（ａ）各ビデオ表示ラインについて、背景色を示すベ
ースカラー情報，画像データの表示色に関する情報，及
び該ラインに含まれる画像データのアドレス情報を含
む、ライン構成データワードを各々記憶する管理メモリ
と、（ｂ）前記ライン構成データワードのアドレス情報に
よって示される、テキスト又はグラフィックスの画像デ
ータを記憶するゾーンメモリと、（ｃ）ビデオ表示のラスタ走査に同期してタイムベー
ス信号を発生するタイムベース回路と、（ｄ）ゾーンメモリ、管理メモリ及びタイムベース回
路に接続されたビデオ表示処理装置であって、該処理装
置は、現在のビデオ表示ラインに対応する前記ライン構
成データワードを前記管理メモリから読み出し、読み出
されたライン構成データワードのデータの構成に依存し
て前記ゾーンメモリからの画像データの読み出しを制御
し、ビデオ表示ライン形成のためにビデオ制御信号を発
生する、前記ビデオ表示処理装置と、を有することを特徴とする画像表示装置。