KR102391518B1 - 기준 전류 발생 회로와 이를 구비하는 반도체 집적 회로 - Google Patents

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Abstract

기준 전류 발생 회로와 이를 구비하는 반도체 집적 회로에 관하여 개시한다. 기준 전류 발생 회로는 온도에 비례하는 제1전류를 출력 브랜치에 생성하는 PTAT 전류 생성기 및, 상기 출력 브랜치에 흐르는 제1전류로부터 상기 PTAT 전류 생성기의 내부 브랜치에 흐르는 전류에 기초하여 생성되는 제2전류를 뺀 기준 전류를 생성하는 전류 감산기를 포함하고, 상기 제2전류는 상기 제1전류와 온도에 대한 변화 특성은 동등하고 크기는 다르게 결정되는 것을 특징으로 한다.

Description

기준 전류 발생 회로와 이를 구비하는 반도체 집적 회로{Circuit for generating reference current and semiconductor integrated circuit having the same}
본 발명은 반도체 집적 회로의 전원 공급 회로 및 그것의 동작 방법에 관한 것으로서, 자세하게는 기준 전류 발생 회로와 이를 구비하는 반도체 집적 회로에 관한 것이다.
반도체 집적 회로에서 사용하는 기준 전류 발생 회로는 온도 변화에 비례하여 전류가 증가하는 PTAT(proportional to absolute temperature) 전류의 특성을 갖는다. 이와 같이, 기준 전류가 온도에 비례하여 증가하게 될 경우에 기준 전류를 바이어스로 사용하는 모든 회로의 동작 전류는 온도가 증가함에 따라서 비례적으로 증가하게 된다. 만일 위와 같은 기준 전류를 사용하는 회로가 많아지게 되면 높은 온도에서 소비 전력이 설계 값 이상으로 증가하게 되는 문제가 발생될 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 온도 변화에 무관하게 일정한 전류를 생성하는 기준 전류 발생 회로를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 다른 과제는 온도 변화에 무관하게 일정한 전류를 생성하는 기준 전류 발생 회로를 구비하는 반도체 집적 회로를 제공하는데 있다.
본 발명의 기술적 사상의 일면에 따른 기준 전류 발생 회로는 온도에 비례하는 제1전류를 출력 브랜치에 생성하는 PTAT 전류 생성기 및, 상기 출력 브랜치에 흐르는 제1전류로부터 상기 PTAT 전류 생성기의 내부 브랜치에 흐르는 전류에 기초하여 생성되는 제2전류를 뺀 기준 전류를 생성하는 전류 감산기를 포함하고, 상기 제2전류는 상기 제1전류와 온도에 대한 변화 특성은 동등하고 크기는 다르게 결정되는 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 전류 감산기는 상기 PTAT 전류 생성기의 내부 브랜치에 접속되고, 상기 내부 브랜치에 흐르는 전류로부터 온도에 대한 변화 특성은 동등하고 크기가 다른 상기 제2전류를 제1서브 브랜치로 복사하는 전류 미러 회로 및, 상기 출력 브랜치에 흐르는 제1전류로부터 상기 제1서브 브랜치로 흐르는 제2전류를 뺀 전류를 제2서브 브랜치로 흐르게 하는 전류 분기 회로를 포함하고, 상기 제1서브 브랜치 및 상기 제2서브 브랜치는 각각 출력 브랜치로부터 분기될 수 있다.
본 발명의 실시 예에 따르면, 상기 전류 미러 회로는 상기 출력 브랜치의 제1노드와 접지 단자 사이에 접속되는 제1 NMOS 트랜지스터를 포함하고, 상기 제1 NMOS 트랜지스터의 드레인 단자는 상기 제1노드에 접속되고, 소스 단자는 접지 단자에 접속되고, 게이트 단자는 상기 PTAT 전류 생성기의 내부 브랜치의 제2노드에 접속되며, 상기 제2노드와 접지 단자 사이에는 제2 NMOS 트랜지스터가 접속되며, 상기 제2 NMOS 트랜지스터의 게이트 단자 및 드레인 단자는 각각 상기 제2노드에 접속되고, 소스 단자는 접지 단자에 접속될 수 있다.
본 발명의 실시 예에 따르면, 상기 제1 NMOS 트랜지스터의 외형비(aspect ratio)와 상기 제2 NMOS 트랜지스터의 외형비를 다르게 설정할 수 있다.
본 발명의 실시 예에 따르면, 상기 제1 NMOS 트랜지스터의 채널 길이는 상기 제2 NMOS 트랜지스터의 채널 길이보다 작게 설정할 수 있다.
본 발명의 실시 예에 따르면, 상기 제1 NMOS 트랜지스터의 드레인-소스 전류와 상기 제2 NMOS 트랜지스터의 드레인-소스 전류는 온도 변화율은 동등하고 크기는 달라지도록 상기 제1 NMOS 트랜지스터의 외형비를 결정할 수 있다.
본 발명의 실시 예에 따르면, 상기 PTAT 전류 생성기는 전원 전압 단자와 접지 단자 사이에 제1전류가 흐르는 제1브랜치를 형성하는 제1브랜치 회로, 전류 미러 회로를 이용하여 상기 제1전류와 동등한 전류가 흐르는 제2브랜치를 형성하는 제2브랜치 회로 및, 전류 미러 회로를 이용하여 상기 제1전류와 동등한 전류가 흐르는 출력 브랜치를 형성하는 출력 브랜치 회로를 포함하고, 상기 제1브랜치 또는 제2브랜치 내에 전류의 크기를 결정하기 위한 저항 소자가 배치되는 것을 특징으로 하며, 상기 내부 브랜치는 상기 제1브랜치 또는 제2브랜치 중의 어느 하나일 수 있다.
본 발명의 실시 예에 따르면, 상기 내부 브랜치는 상기 제1브랜치 또는 제2브랜치 중에서 상기 저항 소자가 배치되지 않은 브랜치로 결정할 수 있다.
본 발명의 실시 예에 따르면, 상기 제1브랜치의 내부 노드와 상기 제2브랜치의 내부 노드의 전압 차에 기초한 출력 전압에 따라서 상기 전류 미러 회로의 전류를 제어하는 증폭기를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 PTAT 전류 생성기는 제1,2,3 PMOS 트랜지스터들, 제1,2 NMOS 트랜지스터들 및 저항 소자를 포함하고, 상기 제1 PMOS 트랜지스터의 소스 단자는 전원 전압 단자에 연결되고, 게이트 단자와 드레인 단자는 각각 제1노드에 연결되며, 상기 제1 NMOS 트랜지스터의 드레인 단자는 제1노드에 연결되고, 소스 단자는 제2노드에 연결되고, 게이트 단자는 제3노드에 연결되며, 상기 저항 소자는 제2노드와 접지 단자 사이에 연결되며, 상기 제2 PMOS 트랜지스터의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 제3노드에 연결되고, 게이트 단자는 제1노드에 연결되며, 상기 제2 NMOS 트랜지스터의 게이트 단자 및 드레인 단자는 각각 제3노드에 연결되고, 소스 단자는 접지 단자에 연결되며, 상기 제3 PMOS 트랜지스터의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 제4노드에 연결되고, 게이트 단자는 제1노드에 연결될 수 있다.
본 발명의 실시 예에 따르면, 상기 제2 NMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 채널 사이즈의 비는 1:n(n은 자연수)로 설정할 수 있다.
본 발명의 실시 예에 따르면, 상기 PTAT 전류 생성기는 제1, 2, 3 PMOS 트랜지스터들, 제1, 2 NMOS 트랜지스터들, 증폭기 및 저항 소자를 포함하고, 상기 제1 PMOS 트랜지스터의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 제1노드에 연결되고, 게이트 단자는 제2노드에 연결되며, 상기 저항 소자는 제1노드와 제3노드 사이에 연결되며, 상기 제1 NMOS 트랜지스터의 드레인 단자 및 게이트 단자는 각각 제3노드에 연결되고, 소스 단자는 접지 단자에 연결되며, 상기 제2 PMOS 트랜지스터의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 제4노드에 연결되고, 게이트 단자는 제2노드에 연결되며, 상기 제2 NMOS 트랜지스터의 게이트 단자 및 드레인 단자는 각각 제4노드에 연결되고, 소스 단자는 접지 단자에 연결되며, 상기 증폭기의 하나의 입력 단자는 제1노드에 연결되고, 다른 하나의 입력 단자는 제4노드에 연결되고, 출력 단자는 제2노드에 연결되며, 상기 제3 PMOS 트랜지스터의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 제5노드에 연결되고, 게이트 단자는 제2노드에 연결될 수 있다.
본 발명의 기술적 사상의 다른 면에 따른 반도체 집적 회로는 PTAT 전류 생성기로부터 온도 변화율은 동등하고 전류 크기가 다른 제1 PTAT 전류 및 제2 PTAT 전류를 생성하고, 상기 제1 PTAT 전류와 제2 PTAT 전류의 차에 기초한 기준 전류를 생성하는 기준 전류 발생 회로, 상기 기준 전류에 기초하여 기준 전압을 생성하는 기준 전압 발생 회로 및, 상기 기준 전압을 이용하여 내부 회로를 동작시키는 주변 장치를 포함한다.
본 발명의 실시 예에 따르면, 상기 기준 전류 발생 회로는 출력 브랜치로 온도에 비례하는 제1전류를 생성하는 PTAT 전류 생성기 및, 상기 출력 브랜치에 흐르는 제1전류로부터 상기 PTAT 전류 생성기의 내부 브랜치에 흐르는 전류에 기초하여 생성되는 제2전류를 뺀 기준 전류를 생성하는 전류 감산기를 포함하고, 상기 제2전류는 상기 제1전류와 온도에 대한 변화 특성은 동등하고 크기는 다르게 결정될 수 있다.
본 발명에 따르면 온도 변화에 둔감한 기준 전류를 발생시킴으로써, 기준 전류를 이용하는 회로의 성능을 향상시킬 수 있는 효과가 발생된다. 그리고, 온도의 변화가 발생되어도 제품의 소비 전력을 안정적으로 유지할 수 있는 효과가 발생된다.
또한, PTAT 전류 생성기에서 회로 소자의 추가를 최소화하면서 온도 변화에 둔감한 기준 전류를 발생시킴으로써, 회로 사이즈에 대한 오버헤드(overhead)가 거의 없는 효과가 발생된다.
도 1은 본 발명의 기술적 사상에 따른 기준 전류 발생 회로의 블록 구성의 일 예를 보여준다.
도 2는 본 발명의 기술적 사상에 따른 기준 전류 발생 회로의 블록 구성의 다른 예를 보여준다.
도 3은 도 1에 도시된 기준 전류 발생 회로의 회로 구성의 일 예를 보여준다.
도 4는 도 2에 도시된 기준 전류 발생 회로의 회로 구성의 일 예를 보여준다.
도 5는 도 2에 도시된 기준 전류 발생 회로의 상세 회로 구성의 일 예를 보여준다.
도 6은 본 발명에서 제안하는 온도 변화에 둔감한 기준 전류를 생성하는 원리를 보여주는 도면이다.
도 7은 도 3 및 도 4의 PTAT 전류 생성기에 포함된 PMOS 트랜지스터들의 온도 변화에 따른 전류 변화 특성을 보여주는 도면이다.
도 8은 도 3 및 도 4의 기준 전류 발생 회로의 브랜치들에 흐르는 IPATA1, IPATA2, Iref 각각의 온도 변화에 대한 전류 변화 특성을 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 기준 전류 발생 회로에 적용되는 NMOS 트랜지스터의 온도 변화에 따른 유효 채널 길이의 변화를 예시적으로 보여주는 도면이다.
도 10은 도 3 및 도 4의 전류 감산기의 IPATA2를 생성하는 브랜치에 포함된 NMOS 트랜지스터의 외형비를 결정하는 원리를 보여주는 도면이다.
도 11은 본 발명의 기술적 사상에 따른 기준 전류 발생 회로가 적용되는 기준 전압 발생 회로 구성을 예시적으로 보여준다.
도 12는 본 발명의 기술적 사상에 따른 기준 전류 발생 회로가 적용되는 전압 레귤레이터 회로 구성을 예시적으로 보여준다.
도 13은 도 12에 도시된 전압 레귤레이터 회로의 세부 회로 구성을 예시적으로 보여준다.
도 14는 본 발명의 실시 예에 따른 기준 전류 발생 회로가 적용되는 반도체 집적 회로의 블록 구성을 예시적으로 보여준다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 기술적 사상에 따른 기준 전류 발생 회로의 블록 구성의 일 예(100A)를 보여준다.
도 1을 참조하면, 기준 전류 발생 회로(100A)는 PTAT 전류 생성기(110A) 및 전류 감산기(120A)를 포함한다. 그리고, PTAT 전류 생성기(110A)는 제1브랜치 회로(111A), 제2브랜치 회로(112A) 및 출력 브랜치 회로(113A)를 포함한다. 예로서, 제1브랜치 회로(111A), 제2브랜치 회로(112A) 및 출력 브랜치 회로(113A)에는 동일한 전원 전압 VDD가 공급된다.
PTAT 전류 생성기(110A)는 온도에 비례하는 전류 IPTAT1를 생성하고, 생성된 전류 IPTAT1는 출력 브랜치 회로(113A)를 통하여 전류 감산기(120A)에 인가된다. 예로서, 전류 IPTAT1는 절대 온도의 변화에 비례하여 증가하는 특성을 갖는다.
제1브랜치 회로(111A)는 제2브랜치 회로(112A)와 결합되어 적어도 하나 이상의 전류 미러 회로를 형성한다. 제1브랜치 회로(111A) 및 제2브랜치 회로(112A)는 각각 하나 이상의 트랜지스터를 포함한다. 예로서, 제1브랜치 회로(111A) 및 제2브랜치 회로(112A)는 각각 하나 이상의 MOS(metal oxide semiconductor) 트랜지스터를 포함할 수 있다. 예로서, 제1브랜치 회로(111A) 및 제2브랜치 회로(112A)는 각각 PMOS 트랜지스터와 NMOS 트랜지스터를 포함할 수 있다. 제1브랜치 회로(111A) 및 제2브랜치 회로(112A)에 포함된 PMOS 트랜지스터와 NMOS 트랜지스터 중의 어느 하나를 다이오드 소자가 되도록 배선 처리하여 셀프 바이어스 회로를 형성할 수 있다. 그리고, 제1브랜치 회로(111A) 또는 제2브랜치 회로(112A) 중의 어느 하나에 전류 IPTAT1의 전류 크기를 조절하기 위한 저항 소자가 포함될 수 있다.
제1브랜치 회로(111A) 및 제2브랜치 회로(112A)에 포함된 트랜지스터의 온도 변화에 따른 유효 채널 길이 변화 특성에 따라서 제1브랜치 회로(111A) 및 제2브랜치 회로(112A) 각각의 브랜치로 온도에 비례하는 전류 IPTAT1 가 흐르게 된다.
출력 브랜치 회로(113A)는 제1브랜치 회로(111A) 및 제2브랜치 회로(112A)와 결합되어 전류 미러 회로를 형성한다. 전류 미러 회로를 형성하는 출력 브랜치 회로(113A), 제1브랜치 회로(111A) 및 제2브랜치 회로(112A) 각각의 트랜지스터들의 사이즈를 동일하게 설계하면, 출력 브랜치 회로(113A)의 브랜치로 흐르는 전류는 제1브랜치 회로(111A) 및 제2브랜치 회로(112A) 각각의 브랜치로 흐르는 전류 IPTAT1와 동일하게 된다. 위에서 언급한 트랜지스터의 사이즈는 트랜지스터의 채널 사이즈를 의미한다. 즉, 트랜지스터의 채널 사이즈는 트랜지스터의 채널 길이(L)와 채널 폭(W)에 의하여 결정된다.
전류 감산기(120A)는 PTAT 전류 생성기(110A)의 내부 브랜치에 흐르는 전류에 기초하여 전류 IPTAT2를 생성한다. 예로서, 전류 감산기(120A)는 전류 미러 회로를 이용하여 제2브랜치 회로(112A)의 브랜치에 흐르는 전류로부터 온도에 대한 변화 특성은 동등하고 크기가 다른 전류 IPTAT2를 복사한다. 예로서, 전류 감산기(120A)는 전류 미러 회로를 구성하는 트랜지스터의 외형비(aspect ratio)를 조절하여 제2브랜치 회로(112A)의 브랜치에 흐르는 전류 IPTAT1와 온도에 대한 변화 특성은 동등하고 크기가 다른 전류 IPTAT2를 생성할 수 있다.
그리고, 전류 감산기(120A)는 출력 브랜치 회로(113A)의 출력 브랜치에 흐르는 전류 IPTAT1로부터 전류 IPTAT2를 뺀 기준 전류 Iref를 생성한다. 이에 따라서, 기준 전류 Iref는 온도에 둔감한 특성을 갖게 된다.
도 2는 본 발명의 기술적 사상에 따른 기준 전류 발생 회로의 블록 구성의 다른 예(100B)를 보여준다.
도 2를 참조하면, 기준 전류 발생 회로(100B)는 PTAT 전류 생성기(110B) 및 전류 감산기(120B)를 포함한다. 그리고, PTAT 전류 생성기(110B)는 제1브랜치 회로(111B), 제2브랜치 회로(112B), 출력 브랜치 회로(113B) 및 증폭기(A1)를 포함한다. 예로서, 제1브랜치 회로(111A), 제2브랜치 회로(112A) 및 출력 브랜치 회로(113A)에는 동일한 전원 전압 VDD가 공급된다. 기준 전류 발생 회로(100B)에 인가되는 전원 전압 VDD는 도 1에 도시된 기준 전류 발생 회로(100A)에 인가되는 전원 전압 VDD보다 낮은 전압 레벨로 설정될 수 있다.
PTAT 전류 생성기(110B)는 온도에 비례하는 전류 IPTAT1를 생성하고, 생성된 전류 IPTAT1는 출력 브랜치 회로(113B)를 통하여 전류 감산기(120B)에 인가된다. 예로서, 전류 IPTAT1는 절대 온도의 변화에 비례하여 증가하는 특성을 갖는다.
제1브랜치 회로(111B)는 제2브랜치 회로(112B)와 결합되어 적어도 하나 이상의 전류 미러 회로를 형성한다. 제1브랜치 회로(111B) 및 제2브랜치 회로(112B)는 각각 하나 이상의 트랜지스터를 포함한다. 예로서, 제1브랜치 회로(111B) 및 제2브랜치 회로(112B)는 각각 하나 이상의 MOS(metal oxide semiconductor) 트랜지스터를 포함할 수 있다. 예로서, 제1브랜치 회로(111B) 및 제2브랜치 회로(112B)는 각각 PMOS 트랜지스터와 NMOS 트랜지스터를 포함할 수 있다. 제1브랜치 회로(111A) 및 제2브랜치 회로(112A)에 포함된 PMOS 트랜지스터와 NMOS 트랜지스터 중의 어느 하나를 다이오드 소자가 되도록 배선 처리하여 셀프 바이어스 회로를 형성할 수 있다. 그리고, 제1브랜치 회로(111B) 또는 제2브랜치 회로(112B) 중의 어느 하나에 전류 IPTAT1의 전류 크기를 조절하기 위한 저항 소자가 포함될 수 있다.
제1브랜치 회로(111B) 및 제2브랜치 회로(112B)에 포함된 트랜지스터의 온도 변화에 따른 유효 채널 길이 변화 특성에 따라서 제1브랜치 회로(111B) 및 제2브랜치 회로(112B) 각각의 브랜치로 온도에 비례하는 전류 IPTAT1가 흐르게 된다.
증폭기(A1)는 제1브랜치 회로(111B)의 브랜치 내의 노드와 제2브랜치 회로(112B)의 브랜치 내의 노드의 전압 차를 증폭하여 제1브랜치 회로(111B)와 제2브랜치 회로(112B)에 형성된 전류 미러 회로에 공급한다. 즉, 증폭기(A1)의 출력 전압은 제1브랜치 회로(111B), 제2브랜치 회로(112B) 및 출력 브랜치 회로(113B)에 형성된 전류 미러 회로를 구성하는 트랜지스터들의 게이트 단자에 인가된다. 이에 따라서, 증폭기(A1)의 출력 전압에 의하여 제1브랜치 회로(111B), 제2브랜치 회로(112B) 및 출력 브랜치 회로(113B)에 형성된 전류 미러 회로를 구성하는 트랜지스터들은 공통적으로 제어된다.
출력 브랜치 회로(113B)는 제1브랜치 회로(111B) 및 제2브랜치 회로(112B)와 결합되어 전류 미러 회로를 형성한다. 전류 미러 회로를 형성하는 출력 브랜치 회로(113B), 제1브랜치 회로(111B) 및 제2브랜치 회로(112B) 각각의 트랜지스터들의 채널 사이즈를 동일하게 설계하면, 출력 브랜치 회로(113B)의 브랜치로 흐르는 전류는 제1브랜치 회로(111B) 및 제2브랜치 회로(112B) 각각의 브랜치로 흐르는 전류 IPTAT1와 동일하게 된다. 트랜지스터의 채널 사이즈는 트랜지스터의 채널 길이(L)와 채널 폭(W)에 의하여 결정된다.
전류 감산기(120B)는 PTAT 전류 생성기(110B)의 내부 브랜치에 흐르는 전류에 기초하여 전류 IPTAT2를 생성한다. 예로서, 전류 감산기(120B)는 전류 미러 회로를 이용하여 제2브랜치 회로(112B)의 브랜치에 흐르는 전류로부터 온도에 대한 변화 특성은 동등하고 크기가 다른 전류 IPTAT2를 복사한다. 예로서, 전류 감산기(120B)는 전류 미러 회로를 구성하는 트랜지스터의 외형비(aspect ratio)를 조절하여 제2브랜치 회로(112B)의 브랜치에 흐르는 전류 IPTAT1와 온도에 대한 변화 특성은 동등하고 크기가 다른 전류 IPTAT2를 생성할 수 있다.
그리고, 전류 감산기(120B)는 출력 브랜치 회로(113B)의 출력 브랜치에 흐르는 전류 IPTAT1로부터 전류 IPTAT2를 뺀 기준 전류 Iref를 생성한다. 이에 따라서, 기준 전류 Iref는 온도에 둔감한 특성을 갖게 된다.
도 3은 도 1에 도시된 기준 전류 발생 회로의 회로 구성의 일 예(100A')를 보여준다.
도 3을 참조하면, 기준 전류 발생 회로(100A')는 PTAT 전류 생성기(110A') 및 전류 감산기(120A')를 포함한다.
PTAT 전류 생성기(110A')는 복수개의 PMOS 트랜지스터들(MP1 ~ MP3), 복수개의 NMOS 트랜지스터들(MN1 ~ MN2) 및 저항 소자(R1)을 포함한다.
예로서, 제1브랜치 회로는 PMOS 트랜지스터 MP1, NMOS 트랜지스터 MN1 및 저항 소자 R1로 구성될 수 있다. 세부적으로, PMOS 트랜지스터 MP1의 소스 단자는 전원 전압 단자에 연결되고, 게이트 단자와 드레인 단자는 노드 ND1에 연결된다. NMOS 트랜지스터 MN1의 드레인 단자는 노드 ND1에 연결되고, 소스 단자는 노드 ND2에 연결되고, 게이트 단자는 노드 ND3에 연결된다. 그리고, 저항 소자 R1은 노드 ND2와 접지 단자 사이에 연결된다. 위에서, PMOS 트랜지스터 MP1의 게이트 단자와 드레인 단자가 연결되어 있으므로, PMOS 트랜지스터 MP1은 다이오드로서 동작한다.
예로서, 제2브랜치 회로는 PMOS 트랜지스터 MP2 및 NMOS 트랜지스터 MN2로 구성될 수 있다. 세부적으로, PMOS 트랜지스터 MP2의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 노드 ND3에 연결되고, 게이트 단자는 노드 ND1에 연결된다. NMOS 트랜지스터 MN2의 게이트 단자 및 드레인 단자는 노드 ND3에 연결되고, 소스 단자는 접지 단자에 연결된다. NMOS 트랜지스터 MN2의 게이트 단자와 드레인 단자가 연결되어 있으므로, NMOS 트랜지스터 MN2는 다이오드로서 동작한다.
예로서, 출력 브랜치 회로는 PMOS 트랜지스터 MP3으로 구성될 수 있다. 세부적으로, PMOS 트랜지스터 MP3의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 노드 ND4에 연결되고, 게이트 단자는 노드 ND1에 연결된다.
PMOS 트랜지스터들 MP1, MP2 및 MP3 각각의 게이트 단자들은 동일한 노드 ND1에 연결되고, 소스 단자들도 전원 전압 단자에 함께 연결된다. 즉, PMOS 트랜지스터들 MP1, MP2 및 MP3 각각의 게이트-소스 전압은 같게 된다. 예로서, PMOS 트랜지스터들 MP1, MP2 및 MP3의 채널 사이즈를 동일하게 설계한다. 그러면, PMOS 트랜지스터들 MP1, MP2 및 MP3 각각의 소스-드레인 전류는 ID는 같아진다. 즉, PMOS 트랜지스터들 MP1, MP2 및 MP3은 전류 미러 회로를 형성하게 된다.
그리고, NMOS 트랜지스터들 MN1 및 MN2도 전류 미러 회로를 형성한다. NMOS 트랜지스터 MN2와 NMOS 트랜지스터MN1의 채널 사이즈 비는 1:n(n은 자연수)로 설정한다. 예로서, PTAT 전류 생성기(110A')의 모든 NMOS 트랜지스터들의 채널 사이즈를 동일하게 설계하고, 노드 ND1과 노드 ND2 사이에 NMOS 트랜지스터MN1의 연결 방식과 동일하게 n개의 NMOS 트랜지스터들을 병렬로 연결할 수도 있다.
복수개의 PMOS 트랜지스터들(MP1 ~ MP3) 또는 복수개의 NMOS 트랜지스터들(MN1 ~ MN2)의 온도 변화에 따른 유효 채널 길이 변화 특성에 따라서 온도에 따라 비례적으로 변화되는 전류 IPTAT1 가 PTAT 전류 생성기(110A')의 PMOS 트랜지스터들 MP1, MP2 및 MP3 각각의 소스-드레인 단자 사이에 흐르게 된다. 즉, PTAT 전류 생성기(110A')의 제1브랜치, 제2브랜치 및 출력 브랜치에 동일한 전류 IPTAT1 가 흐르게 된다.
전류 감산기(120A')는 2개의 NMOS 트랜지스터들 MN3 및 MN4를 포함한다. 세부적으로, NMOS 트랜지스터 MN3의 드레인 단자는 노드 ND4에 연결되고, 소스 단자는 접지 단자에 연결되고, 게이트 단자는 PTAT 전류 생성기(110A')의 제2브랜치 상의 노드 ND3에 연결된다. 그리고, NMOS 트랜지스터 MN4의 게이트 단자 및 드레인 단자는 노드 ND4에 연결되고, 소스 단자는 접지 단자에 연결된다.
전류 감산기(120A')의 NMOS 트랜지스터 MN3는 PTAT 전류 생성기(110A')의 NMOS 트랜지스터 NM2와 전류 미러 회로를 형성한다. 이 때, NMOS 트랜지스터 MN3의 외형비(aspect ratio)는 NMOS 트랜지스터 NM2의 외형비와 다르게 설정한다. 예로서, NMOS 트랜지스터 MN3의 채널 길이는 NMOS 트랜지스터 NM2의 채널 길이보다 작게 설정한다. 예로서, NMOS 트랜지스터 NM2의 드레인-소스 전류와 NMOS 트랜지스터 MN3의 드레인-소스 전류가 온도 변화율은 동등하고 크기는 달라지도록 NMOS 트랜지스터 MN3의 외형비를 결정할 수 있다.
그러면, NMOS 트랜지스터 MN3의 드레인-소스 전류인 IPTAT2는 NMOS 트랜지스터 NM2의 드레인-소스 전류인 IPTAT1 과 온도 변화율은 동등하지만 전류 크기는 다른 값을 갖게 된다. 그리고, 위에서 설명한 바와 같이, 전류 미러 회로에 의하여 NMOS 트랜지스터 NM2의 드레인-소스 전류인 IPTAT1는 출력 브랜치의 NMOS 트랜지스터 NM3의 드레인-소스 전류와 같게 된다.
이에 따라서, 출력 브랜치의 전류 IPTAT1와 출력 브랜치의 노드 ND3에서 분기되는 제1서브 브랜치의 전류 IPTAT2는 도 6(a)와 같이 표시될 수 있다. 따라서, 전류 감산기(120A')의 출력 브랜치의 노드 ND3에서 분기되는 제2서브 브랜치의 전류인 기준 전류 Iref는 출력 브랜치의 전류 IPTAT1로부터 제1서브 브랜치의 전류 IPTAT2를 뺀 전류가 된다. 즉, 기준 전류 Iref는 도 6(b)와 같이 표시된다. 도 6(b)에 도시된 바와 같이, 기준 전류 Iref는 온도 변화에 둔감한 특성을 갖는다는 사실을 알 수 있다.
도 4는 도 2에 도시된 기준 전류 발생 회로의 회로 구성의 일 예(100B')를 보여준다.
도 4를 참조하면, 기준 전류 발생 회로(100B')는 PTAT 전류 생성기(110B') 및 전류 감산기(120B')를 포함한다.
PTAT 전류 생성기(110B')는 복수개의 PMOS 트랜지스터들(MP11 ~ MP13), 복수개의 NMOS 트랜지스터들(MN11 ~ MN12), 저항 소자(R11) 및 증폭기(A1)를 포함한다.
예로서, 제1브랜치 회로는 PMOS 트랜지스터 MP11, NMOS 트랜지스터 MN11 및 저항 소자 R11로 구성될 수 있다. 세부적으로, PMOS 트랜지스터 MP11의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 노드 ND11에 연결되고, 게이트 단자는 노드 ND12에 연결된다. 저항 소자 R11은 노드 ND11과 노드 ND13 사이에 연결된다. 그리고, NMOS 트랜지스터 MN11의 게이트 단자 및 드레인 단자는 노드 ND13에 연결되고, 소스 단자는 접지 단자에 연결된다. 위에서, NMOS 트랜지스터 MN11의 게이트 단자와 드레인 단자가 연결되어 있으므로, NMOS 트랜지스터 MN11은 다이오드로서 동작한다.
예로서, 제2브랜치 회로는 PMOS 트랜지스터 MP12 및 NMOS 트랜지스터 MN12로 구성될 수 있다. 세부적으로, PMOS 트랜지스터 MP12의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 노드 ND14에 연결되고, 게이트 단자는 노드 ND12에 연결된다. NMOS 트랜지스터 MN12의 게이트 단자 및 드레인 단자는 노드 ND14에 연결되고, 소스 단자는 접지 단자에 연결된다. NMOS 트랜지스터 MN12의 게이트 단자와 드레인 단자가 연결되어 있으므로, NMOS 트랜지스터 MN12는 다이오드로서 동작한다.
증폭기(A1)의 제1입력 단자는 노드 ND11에 연결되고, 제2입력 단자는 노드 ND14에 연결되고, 출력 단자는 노드 ND12에 연결된다. 예로서, 제1입력 단자를 포지티브(+) 입력단자로 제2입력 단자를 네거티브(-) 입력 단자로 각각 설정할 수 있다. 다른 예로서, 제1입력 단자를 네거티브(-) 입력단자로 제2입력 단자를 포지티브(+) 입력 단자로 각각 설정할 수도 있다.
증폭기(A1)는 제1브랜치의 노드 ND11의 전압과 제2브랜치의 노드 ND14의 전압 차를 증폭하고, 증폭된 출력 전압을 노드 ND12에 인가한다. 이에 따라서, 미러 회로를 구성하는 PMOS 트랜지스터 MP11 및 MP12 각각의 게이트 단자로 증폭기(A1)의 출력 전압이 인가된다. 즉, 증폭기(A1)의 출력 전압에 의하여 미러 회로를 구성하는 PMOS 트랜지스터 MP11 및 MP12의 소스-드레인 전류가 제어된다.
예로서, 출력 브랜치 회로는 PMOS 트랜지스터 MP13으로 구성될 수 있다. 세부적으로, PMOS 트랜지스터 MP13의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 노드 ND15에 연결되고, 게이트 단자는 노드 ND12에 연결된다.
PMOS 트랜지스터들 MP11, MP12 및 MP13 각각의 게이트 단자들은 동일한 노드 ND12에 연결되고, 소스 단자들도 전원 전압 단자에 함께 연결된다. 즉, PMOS 트랜지스터들 MP11, MP12 및 MP13 각각의 게이트-소스 전압은 같게 된다. 예로서, PMOS 트랜지스터들 MP11, MP12 및 MP13의 채널 사이즈를 동일하게 설계한다. 그러면, PMOS 트랜지스터들 MP1, MP2 및 MP3 각각의 소스-드레인 전류는 ID는 같아진다. 즉, PMOS 트랜지스터들 MP11, MP12 및 MP13은 전류 미러 회로를 형성하게 된다.
예로서, 제2브랜치에 포함된 NMOS 트랜지스터 MN12와 제1브랜치에 포함된 NMOS 트랜지스터MN11의 채널 사이즈 비는 1:n(n은 자연수)로 설정한다. 예로서, PTAT 전류 생성기(110B')의 모든 NMOS 트랜지스터들의 채널 사이즈를 동일하게 설계하고, 노드 ND13과 접지 단자 사이에 NMOS 트랜지스터MN11의 연결 방식과 동일하게 n개의 NMOS 트랜지스터들을 병렬로 연결할 수도 있다.
복수개의 PMOS 트랜지스터들(MP1 ~ MP3) 또는 복수개의 NMOS 트랜지스터들(MN1 ~ MN2)의 온도 변화에 따른 유효 채널 길이 변화 특성에 따라서 온도에 따라 비례적으로 변화되는 전류 IPTAT1 가 PTAT 전류 생성기(110B')의 PMOS 트랜지스터들 MP11, MP12 및 MP13 각각의 소스-드레인 단자 사이에 흐르게 된다. 즉, PTAT 전류 생성기(110B')의 제1브랜치, 제2브랜치 및 출력 브랜치에 동일한 전류 IPTAT1 가 흐르게 된다.
전류 감산기(120B')는 2개의 NMOS 트랜지스터들 MN13 및 MN14를 포함한다. 세부적으로, NMOS 트랜지스터 MN13의 드레인 단자는 노드 ND15에 연결되고, 소스 단자는 접지 단자에 연결되고, 게이트 단자는 PTAT 전류 생성기(110B')의 제2브랜치 상의 노드 ND14에 연결된다. 그리고, NMOS 트랜지스터 MN14의 게이트 단자 및 드레인 단자는 노드 ND15에 연결되고, 소스 단자는 접지 단자에 연결된다.
전류 감산기(120B')의 NMOS 트랜지스터 MN13는 PTAT 전류 생성기(110B')의 NMOS 트랜지스터 NM12와 전류 미러 회로를 형성한다. 이 때, NMOS 트랜지스터 MN13의 외형비(aspect ratio)는 NMOS 트랜지스터 NM12의 외형비와 다르게 설정한다. 예로서, NMOS 트랜지스터 MN13의 채널 길이는 NMOS 트랜지스터 NM12의 채널 길이보다 작게 설정한다. 예로서, NMOS 트랜지스터 NM12의 드레인-소스 전류와 NMOS 트랜지스터 MN13의 드레인-소스 전류가 온도 변화율은 동등하고 크기는 달라지도록 NMOS 트랜지스터 MN13의 외형비를 결정할 수 있다.
그러면, NMOS 트랜지스터 MN13의 드레인-소스 전류인 IPTAT2는 NMOS 트랜지스터 NM12의 드레인-소스 전류인 IPTAT1 과 온도 변화율은 동등하지만 전류 크기는 다른 값을 갖게 된다. 그리고, 위에서 설명한 바와 같이, 전류 미러 회로에 의하여 NMOS 트랜지스터 NM12의 드레인-소스 전류인 IPTAT1는 출력 브랜치의 NMOS 트랜지스터 NM13의 드레인-소스 전류와 같게 된다.
이에 따라서, 출력 브랜치의 전류 IPTAT1와 출력 브랜치의 노드 ND15에서 분기되는 제1서브 브랜치의 전류 IPTAT2는 도 6(a)와 같이 표시될 수 있다. 따라서, 전류 감산기(120B')의 출력 브랜치의 노드 ND15에서 분기되는 제2서브 브랜치의 전류인 기준 전류 Iref는 출력 브랜치의 전류 IPTAT1로부터 제1서브 브랜치의 전류 IPTAT2를 뺀 전류가 된다. 즉, 기준 전류 Iref는 도 6(b)와 같이 표시된다. 도 6(b)에 도시된 바와 같이, 기준 전류 Iref는 온도 변화에 둔감한 특성을 갖는다는 사실을 알 수 있다.
도 5는 도 2에 도시된 기준 전류 발생 회로의 상세 회로 구성의 일 예(100B")를 보여준다. 참고적으로, 도 5는 도 4에 도시된 기준 전류 발생 회로(100B')의 증폭기(A1)를 상세하게 도시한 회로이다. 도 4와의 중복 설명을 피하기 위하여 PTAT 전류 생성기(110B")의 증폭기(A1)에 대한 회로에 대해서만 설명하기로 한다.
증폭기(A1)는 복수개의 PMOS 트랜지스터들(MP14 ~ MP16) 및 복수개의 NMOS 트랜지스터들(MN15 ~ MN18)을 포함한다.
세부적으로, PMOS 트랜지스터 MP14의 소스 단자는 전원 전압 단자에 연결되고, 게이트 및 드레인 단자는 노드 ND16에 연결된다. PMOS 트랜지스터 MP15의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 노드 ND12에 연결되고, 게이트 단자는 노드 ND16에 연결된다. PMOS 트랜지스터 MP16의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 노드 ND18에 연결되고, 게이트 단자는 노드 ND12에 연결된다.
그리고, NMOS 트랜지스터 MN15의 드레인 단자는 노드 ND16에 연결되고, 소스 단자는 노드 ND17에 연결되고, 게이트 단자는 노드 ND11에 연결된다. NMOS 트랜지스터 MN16의 드레인 단자는 노드 ND12에 연결되고, 소스 단자는 노드 ND17에 연결되고, 게이트 단자는 노드 ND14에 연결된다. NMOS 트랜지스터 MN17의 드레인 단자는 노드 ND17에 연결되고, 소스 단자는 접지 단자에 연결되고, 게이트 단자는 노드 ND18에 연결된다. NMOS 트랜지스터 MN18의 게이트 단자 및 드레인 단자는 함께 노드 ND18에 연결되고, 소스 단자는 접지 단자에 연결된다.
증폭기(A1)는 차동 증폭기로서 동작하며, 차동 증폭기의 2개의 입력단자에 해당되는 NMOS 트랜지스터 MN15의 게이트 단자와 NMOS 트랜지스터 MN16의 게이트 단자에는 각각 제1브랜치의 노드 ND11의 전압과 제2브랜치의 노드 ND14의 전압이 인가된다.
이에 따라서, 증폭기(A1)는 제1브랜치의 노드 ND11의 전압과 제2브랜치의 노드 ND14의 전압의 차를 증폭하고, 증폭된 출력 전압을 노드 ND12에 인가한다. 즉, 증폭기(A1)의 출력 전압에 의하여 PTAT 전류 생성기(110B")의 미러 회로를 구성하는 PMOS 트랜지스터 MP11 및 MP12의 소스-드레인 전류가 제어된다.
그러면, 도 3 내지 도 5의 기준 전류 발생 회로(100A', 100B' 또는 100B")에서의 온도에 둔감한 기준 전류를 생성하는 방법에 대하여 상세하게 설명하기로 한다. 아래에서는 설명의 편의를 위하여 도 4의 기준 전류 발생 회로(100B')를 참조하여 설명하기로 한다.
도 6은 본 발명에서 제안하는 온도 변화에 둔감한 기준 전류를 생성하는 원리를 보여주는 도면이다.
도 6(a)에 도시된 바와 같이, PTAT 전류 생성기(110B')의 전류 미러 회로에 의하여 내부 브랜치 및 출력 브랜치에 각각 생성되는 전류 IPTAT1 는 온도의 변화에 비례하여 전류가 증가하는 특성을 갖는다.
그리고, 전류 IPTAT2가 흐르는 서브 브랜치의 NMOS 트랜지스터 MN13는 PTAT 전류 생성기(110B')의 NMOS 트랜지스터 NM12와 전류 미러 회로를 형성한다. 이 때, NMOS 트랜지스터 MN13의 채널 길이를 NMOS 트랜지스터 NM12의 채널 길이보다 작게 설정한다. 그리고, NMOS 트랜지스터 NM12의 드레인-소스 전류와 NMOS 트랜지스터 MN13의 드레인-소스 전류가 온도 변화율은 동등하고 크기는 달라지도록 NMOS 트랜지스터 MN13의 외형비를 결정하면, 전류 IPTAT2는 도 6(a)와 같이 나타낼 수 있다.
즉, 전류 IPTAT2는 전류 IPTAT1 에 비하여 전류의 크기는 작으나, 온도에 대한 전류의 변화율은 동등하게 된다. 따라서, 전류 감산기(120B')에서 출력 브랜치의 전류 IPTAT1로부터 제1서브 브랜치의 전류 IPTAT2를 빼주면 제1서브 브랜치의 전류에 해당되는 기준 전류 Iref는 도 6(b)에 도시된 바와 같이 온도 변화에 둔감한 특성을 갖게 된다.
도 7은 도 3 및 도 4의 PTAT 전류 생성기(110B')에 포함된 PMOS 트랜지스터들의 온도 변화에 따른 전류 변화 특성을 보여주는 도면이다.
예로서, 도 7은 도 4의 PTAT 전류 생성기(110B')의 전류 미러 회로를 구성하는 NMOS 트랜지스터 MN13, MP12, MP13 각각의 소스-드레인 전류의 온도 변화 특성을 보여준다. 온도의 변화에 따라서 전류가 선형적으로 증가하는 특성을 갖는다는 사실을 알 수 있다.
도 8은 도 3 및 도 4의 기준 전류 발생 회로의 브랜치들에 흐르는 IPATA1, IPATA2, Iref 각각의 온도 변화에 대한 전류 변화 특성을 보여주는 도면이다.
예로서, 도 8은 도 4의 PTAT 전류 생성기(110B')의 출력 브랜치에 흐르는 전류 IPATA1, 출력 브랜치에 분기되는 제1서브 브랜치에 흐르는 IPATA2, 출력 브랜치에 분기되는 제2서브 브랜치에 흐르는 기준 전류 Iref 각각에 대한 온도 변화에 대한 전류 변화 특성을 보여준다. 도 8에 도시된 바와 같이, 기준 전류 Iref 는 온도 변화에 둔감한 특성을 갖게 된다.
도 9는 본 발명의 실시 예에 따른 기준 전류 발생 회로에 적용되는 NMOS 트랜지스터의 온도 변화에 따른 유효 채널 길이의 변화를 예시적으로 보여주는 도면이다.
도 9(a)는 L은 채널 길이를 나타내고, ΔL은 공핍 영역의 길이를 나타내고, Leff는 유효 채널 길이를 나타낸다. 온도가 증가함에 따라서 NMOS 트랜지스터의 공핍 영역은 증가한다. 이에 따라서, 온도가 증가하면 도 9(b)에 도시된 바와 같이 유효 채널의 길이 Leff는 도 9(a)에 비하여 감소된다.
NMOS 트랜지스터에서 채널 길이 L을 작게 설계하면, 온도의 증가에 따른 유효 채널 길이 Leff가 작아지는 비율은 커지게 된다. 이에 따라서, 온도의 변화에 따른 전류 증가의 기울기가 커지게 된다. 즉, 낮은 온도에 비하여 높은 온도에서의 전류 증가 량이 커지게 된다.
참고적으로, 도 4의 PTAT 전류 생성기(110B')의 브랜치들에 흐르는 전류 ID는 수학식 1과 같이 표시할 수 있다.
Figure 112015089802131-pat00001
수학식 1에서 RO는 저항 소자 R11의 레지스턴스 값을 나타내고, n은 NMOS 트랜지스터 MN12에 대한 NMOS 트랜지스터MN11의 채널 사이즈 비율을 나타내고, Cox는 NMOS 트랜지스터 MN12의 게이트 옥사이드(oxide) 층의 커패시턴스 값을 나타내고, D는 확산 계수를 나타내고, K는 볼츠만 상수를 나타내고, q는 채널의 전하량 값을 나타내고, L2 및 W2는 각각 NMOS 트랜지스터 MN12의 채널 길이 및 채널 폭을 나타내고, T는 절대 온도를 나타낸다.
도 4에서 설명한 바와 같이, PTAT 전류 생성기(110B')에 포함된 NMOS 트랜지스터 MN12의 채널 길이보다 전류 감산기(120B')에 포함된 NMOS 트랜지스터 MN13의 채널 길이를 작게 설계한다. 그러면, NMOS 트랜지스터 MN12에 흐르는 전류를 NMOS 트랜지스터 MN13으로 미러링할 때, 트랜지스터 외형비(aspect ratio; W/L)에 따라 온도의 변화에 따른 전류의 변화율은 달라지게 된다.
수학식 1에서 절대 온도(T)와 NMOS 트랜지스터 MN12의 외형비(W2/L2)를 제외한 나머지 인자(factor)를 Z라는 하나의 변수로 묶는다면, IPATA1 및 IPATA2 는 각각 수학식 2 및 수학식 3과 같이 표현될 수 있다.
Figure 112015089802131-pat00002
Figure 112015089802131-pat00003
Figure 112015089802131-pat00004
수학식 3에서 L3 및 W3은 각각 NMOS 트랜지스터 MN13의 채널 길이 및 채널 폭을 나타내고, L2eff는 NMOS 트랜지스터 MN12의 유효 채널 길이를 나타내고, L3eff는 NMOS 트랜지스터 MN13의 유효 채널 길이를 나타내고, ΔL2는 NMOS 트랜지스터 MN12의 공핍 영역의 길이를 나타내고, ΔL3는 NMOS 트랜지스터 MN13의 공핍 영역의 길이를 나타낸다.
온도가 증가하게 되면, NMOS 트랜지스터 MN12 및 MN13의 공핍 영역이 넓어져서 유효 채널 길이도 줄어든다. 채널 길이가 상대적으로 짧은 NMOS 트랜지스터 MN13은 같은 크기의 ΔL만큼 공핍 영역이 줄어들면, NMOS 트랜지스터 MN12에 비하여 유효 채널 길이의 감소 비율이 커지게 된다. 이와 같은 원리를 이용하여 NMOS 트랜지스터 MN13의 채널 길이를 조절하면 온도에 따른 전류 변화의 기울기를 조절할 수 있게 된다.
즉, NMOS 트랜지스터 MN12 및 MN13의 외형비를 다르게 설계하여 온도의 변화에 대한 전류 변화의 기울기는 IPATA1 과 같지만 전류 크기가 다른 IPATA2를 생성할 수 있으며, 전류 IPATA1 로부터 전류 IPATA2를 서브 브랜치를 통해 빼주면 온도에 무관한 기준 전류 Iref를 생성할 수 있다.
도 10은 도 3 및 도 4의 전류 감산기의 IPATA2를 생성하는 브랜치에 포함된 NMOS 트랜지스터의 외형비를 결정하는 개념을 보여주는 도면이다.
도 10(a)에서 PTAT2'는 NMOS 트랜지스터 MN13의 채널 길이는 NMOS 트랜지스터 MN12와 동일하게 설계하고, NMOS 트랜지스터 MN13의 채널 폭만을 NMOS 트랜지스터 MN12에 비하여 감소시킨 경우의 전류 IPATA2의 온도에 따른 전류 특성을 나타낸다.
NMOS 트랜지스터 MN13의 채널 폭만을 감소시킨 경우에는 전류 크기는 전류 IPATA1에 비하여 감소되고, 온도에 따른 전류 변화의 기울기도 IPATA1에 비하여 작아진다. 이 상태에서 NMOS 트랜지스터 MN13의 채널 길이를 감소시키면 전류의 크기가 증가하고 또한 온도에 따른 전류 변화의 기울기도 증가하게 된다.
따라서, NMOS 트랜지스터 MN13의 채널 폭만을 감소시킨 상태에서, NMOS 트랜지스터 MN13의 채널 길이를 낮추는 방향으로 조절하면, PTAT2와 같은 IPATA2의 온도에 따른 전류 특성을 찾아낼 수 있다
예로서, 제품 설계 단계에서 시뮬레이션을 통하여 PTAT2와 같은 IPATA2의 온도에 따른 전류 특성을 갖는 NMOS 트랜지스터 MN13의 외형비(W3/L3)를 결정할 수 있다.
이와 같이 결정된 NMOS 트랜지스터 MN13의 외형비(W3/L3)를 적용하면, 기준 전류 발생 회로(100B')는 도 10(b)와 같은 온도에 무관한 기준 전류 Iref를 생성할 수 있게 된다.
도 11은 본 발명의 기술적 사상에 따른 기준 전류 발생 회로가 적용되는 기준 전압 발생 회로 구성을 예시적으로 보여준다.
도 11을 참조하면, 참조번호 100B"'는 도 4의 기준 전류 발생 회로(100')에 대한 등가 회로를 나타낸 것이고, 참조번호 200은 기준 전압 발생 회로를 나타낸다.
도 11에서 전류원 CS1 및 CS2는 도 4의 PTAT 전류 생성기(110B')의 내부 브랜치들에 흐르는 IPATA1를 등가적으로 표시한 것이다. 도 4에서 이미 설명한 바와 같이, NMOS 트랜지스터 MN14의 드레인-소스에는 온도에 둔감한 기준 전류 Iref가 흐르게 된다.
기준 전압 발생 회로(200)는 2개의 PMOS 트랜지스터들(MP21, MP22), 2개의 NMOS 트랜지스터들(MN21, MN22) 및 저항 소자(R21)를 포함할 수 있다. 세부적으로, PMOS 트랜지스터 MP21의 소스 단자는 전원 전압 단자에 연결되고, 게이트 단자 및 드레인 단자는 함께 노드 ND21에 연결된다. PMOS 트랜지스터 MP22의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 노드 ND22에 연결되고, 게이트 단자는 노드 ND21에 연결된다. 그리고, NMOS 트랜지스터 MN21의 드레인 단자는 노드 ND21에 연결되고, 소스 단자는 접지 단자에 연결되고, 게이트 단자는 노드 ND15에 연결된다. NMOS 트랜지스터 MN22의 게이트 단자 및 드레인 단자는 노드 ND23에 연결되고, 소스 단자는 접지 단자에 연결된다. 저항 소자 R21은 노드 ND22와 노드 ND23 사이에 연결된다.
NMOS 트랜지스터 MN21은 기준 전류 발생 회로(100B"')의 NMOS 트랜지스터 MN14와 결합되어 전류 미러 회로를 형성한다. 예로서, NMOS 트랜지스터 MN21의 채널 사이즈를 NMOS 트랜지스터 MN14와 채널 사이즈를 동일하게 설계하면, NMOS 트랜지스터 MN21의 드레인-소스 전류는 기준 전류 Iref가 복사된다.
그리고, PMOS 트랜지스터 MP21와 MP22는 전류 미러 회로를 형성한다. 이에 따라서, PMOS 트랜지스터 MP21와 MP22의 채널 사이즈를 동일하게 설계하면, PMOS 트랜지스터 MP22의 소스-드레인 전류는 기준 전류 Iref가 복사된다. 이에 따라서, 노드 ND22에는 기준 전류 Iref에 따른 기준 전압 Vref가 생성된다.
도 12는 본 발명의 기술적 사상에 따른 기준 전류 발생 회로가 적용되는 전압 레귤레이터 회로 구성을 예시적으로 보여준다.
도 12를 참조하면, 전압 레귤레이터 회로는 기준 전압 발생 회로(310), 증폭기(320) 및 복수의 저항 소자들(Rf, Rs)을 포함한다.
기준 전압 발생 회로(310)는 예로서 도 11에 도시된 바와 같은 기준 전류 발생 회로를 포함하는 기준 전압 발생 회로가 적용될 수 있다.
증폭기(320)에서 생성되는 출력 전압 Vout는 수학식 4와 같이 표현될 수 있다.
Figure 112015089802131-pat00005
따라서, 저항 소자들(Rf, Rs)의 저항 값을 조절하면, 원하는 전압 레벨의 출력 전압 Vout를 생성할 수 있다.
도 13은 도 12에 도시된 전압 레귤레이터 회로의 세부 회로 구성을 예시적으로 보여준다.
도 13에서 참조번호 330은 복수의 퓨징 소자들(F1 ~ F6)와 복수의 저항 소자들(Rf1, R31 ~ R36)을 이용하여 도 12의 저항 소자 Rf를 구현한 예를 보여준다. 그리고, 참조번호 340은 복수의 퓨징 소자들(F7 ~ F13)와 복수의 저항 소자들(Rs1, R37 ~ R43)을 이용하여 도 12의 저항 소자 Rs를 구현한 예를 보여준다.
도 13에 도시된 바와 같이, 복수의 퓨징 소자들(F1 ~ F6)을 선택적으로 퓨징 온/오프 처리하면 도 12의 저항 소자 Rf의 저항 값을 조절할 수 있다. 같은 방식으로 복수의 퓨징 소자들(F7 ~ F13)을 퓨징 온/오프 처리하면 도 12의 저항 소자 Rs의 저항 값을 조절할 수 있다. 따라서, 복수의 퓨징 소자들(F1 ~ F13)을 이용하여 원하는 전압 레벨의 출력 전압 Vout를 생성할 수 있게 된다.
도 14는 본 발명의 실시 예에 따른 기준 전류 발생 회로가 적용되는 반도체 집적 회로(1000)의 블록 구성을 예시적으로 보여준다.
도 14를 참조하면, 반도체 집적 회로(1000)는 프로세서(1100), 메모리(1200), 전원 공급 장치(1300), 주변 장치(1400) 및 버스(1500)를 포함한다.
도 14에는 도시되지 않았지만, 반도체 집적 회로(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
버스(1500)는 반도체 집적 회로(1000)의 구성 수단들 간의 데이터, 커맨드, 어드레스 및 제어 신호들을 전송하는 전송로를 의미한다.
프로세서(1100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 예로서, 프로세서(1100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1600)를 통하여 메모리(1200), 전원 공급 장치(1300) 및 주변 장치(1400)를 제어할 수 있다. 실시 예에 따라, 프로세서(1100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리(1200)는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)로 구현할 수 있다. 다른 예로서, 메모리(1200)는 비휘발성 메모리로 구현할 수도 있다. 메모리(1200)에는 반도체 집적 회로(1000)의 동작에 필요한 데이터, 명령들 또는 프로그램 코드들이 저장된다.
전원 공급 장치(1300)는 기준 전류 발생 회로(1300-1) 및 기준 전압 발생 회로(1300-2)를 포함한다. 기준 전류 발생 회로(1300-1)는 도 1 내지 도 5에 도시된 기준 전류 발생 회로(100A, 100B, 100A', 100B' 또는 100B")가 적용될 수 있다. 이에 따라서, 기준 전류 발생 회로(1300-1)는 온도에 둔감한 특성을 갖는 기준 전류를 생성한다. 그리고, 기준 전압 발생 회로(1300-2)는 도 11에 도시된 기준 전압 발생 회로(200)가 적용될 수 있다.
주변 장치(1400)는 프로세서(1100)에 의하여 제어되는 입출력 장치, 보조 기억 장치, 외부 기억 장치 등이 포함될 수 있다. 예로서, 메모리 장치, 디스플레이 장치, 모바일 기기, PDA(personal digital assistant) 및 카메라 등이 포함될 수 있다. 전원 공급 장치(1300)로부터 인가되는 기준 전압(Vref)을 이용하여 주변 장치(1400)의 내부 회로는 동작한다. 예로서, 주변 장치(1300)는 도 12에 도시된 전압 레귤레이터 회로를 이용하여 다양한 동작 전압을 생성할 수도 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A, 100A', 100B, 100B', 100B": 기준 전류 발생 회로
110A, 110A', 110B, 110B', 110B": PTAT 전류 생성기
120A, 120A', 120B, 120B': 전류 감산기
111A, 111B: 제1브랜치 회로
112A, 112B: 제2브랜치 회로
113A, 113B: 출력 브랜치 회로
114, A1, 320: 증폭기 200, 310: 기준 전압 발생 회로
1000: 반도체 집적 회로 1100: 프로세서
1200: 메모리 1300: 전원 공급 장치
1400: 주변 장치 1500: 버스

Claims (10)

  1. 온도에 비례하는 제1전류를 출력 브랜치에 생성하는 PTAT 전류 생성기; 및
    상기 출력 브랜치에 흐르는 제1전류로부터 상기 PTAT 전류 생성기의 내부 브랜치에 흐르는 전류에 기초하여 생성되는 제2전류를 뺀 기준 전류를 생성하는 전류 감산기를 포함하고,
    상기 제2전류는 상기 제1전류와 온도에 대한 변화 특성은 동등하고 크기는 다르게 결정되고,
    상기 전류 감산기는 상기 출력 브랜치의 제1노드와 접지 단자 사이에 연결된 제1 NMOS 트랜지스터를 포함하고,
    상기 제1 NMOS 트랜지스터의 드레인 단자는 상기 제1노드에 연결되고, 소스 단자는 상기 접지 단자에 연결되고, 게이트 단자는 상기 PTAT 전류 생성기의 상기 내부 브랜치의 제2노드에 연결되며,
    상기 PTAT 전류 생성기는 상기 제2노드와 상기 접지 단자 사이에 연결된 제2 NMOS 트랜지스터를 포함하고,
    상기 제2 NMOS 트랜지스터의 게이트 단자 및 드레인 단자는 각각 상기 제2노드에 연결되고, 소스 단자는 상기 접지 단자에 연결되며,
    상기 제2노드에 흐르는 제3전류는 상기 제1전류와 동일한 값을 가지며,
    상기 제1 NMOS 트랜지스터의 외형비와 상기 제2 NMOS 트랜지스터의 외형비가 다르게 설정되는 것을 특징으로 하는 기준 전류 발생 회로.
  2. 제1항에 있어서, 상기 전류 감산기는
    상기 PTAT 전류 생성기의 상기 내부 브랜치에 접속되고, 상기 내부 브랜치에 흐르는 전류로부터 온도에 대한 변화 특성은 동등하고 크기가 다른 상기 제2전류를 제1서브 브랜치로 복사하는 전류 미러 회로; 및
    상기 출력 브랜치에 흐르는 상기 제1전류로부터 상기 제1서브 브랜치로 흐르는 상기 제2전류를 뺀 전류를 제2서브 브랜치로 흐르게 하는 전류 분기 회로를 포함하고,
    상기 제1서브 브랜치 및 상기 제2서브 브랜치는 각각 상기 출력 브랜치로부터 분기되는 것을 특징으로 하는 기준 전류 발생 회로.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 PTAT 전류 생성기는
    전원 전압 단자와 상기 접지 단자 사이에 상기 제1전류가 흐르는 제1브랜치를 형성하는 제1브랜치 회로;
    전류 미러 회로를 이용하여 상기 제1전류와 동등한 전류가 흐르는 제2브랜치를 형성하는 제2브랜치 회로; 및
    전류 미러 회로를 이용하여 상기 제1전류와 동등한 전류가 흐르는 상기 출력 브랜치를 형성하는 출력 브랜치 회로를 포함하고,
    상기 제1브랜치 또는 상기 제2브랜치 내에 전류의 크기를 결정하기 위한 저항 소자가 배치되는 것을 특징으로 하며, 상기 내부 브랜치는 상기 제1브랜치 또는 상기 제2브랜치 중의 어느 하나인 것을 특징으로 하는 기준 전류 발생 회로.
  6. 제5항에 있어서, 상기 제1브랜치의 내부 노드와 상기 제2브랜치의 내부 노드의 전압 차에 기초한 출력 전압에 따라서 상기 전류 미러 회로의 전류를 제어하는 증폭기를 더 포함함을 특징으로 하는 기준 전류 발생 회로.
  7. 제1항에 있어서, 상기 PTAT 전류 생성기는 제1,2,3 PMOS 트랜지스터들, 제3 NMOS 트랜지스터 및 저항 소자를 더 포함하고,
    상기 제1 PMOS 트랜지스터의 소스 단자는 전원 전압 단자에 연결되고, 게이트 단자와 드레인 단자는 각각 제3노드에 연결되며,
    상기 제3 NMOS 트랜지스터의 드레인 단자는 상기 제3노드에 연결되고, 소스 단자는 제4노드에 연결되고, 게이트 단자는 상기 제2노드에 연결되며,
    상기 저항 소자는 상기 제4노드와 상기 접지 단자 사이에 연결되며,
    상기 제2 PMOS 트랜지스터의 소스 단자는 상기 전원 전압 단자에 연결되고, 드레인 단자는 상기 제2노드에 연결되고, 게이트 단자는 상기 제3노드에 연결되며,
    상기 제3 PMOS 트랜지스터의 소스 단자는 상기 전원 전압 단자에 연결되고, 드레인 단자는 상기 제1노드에 연결되고, 게이트 단자는 상기 제3 노드에 연결되는 것을 특징으로 하는 기준 전류 발생 회로.
  8. 제1항에 있어서, 상기 PTAT 전류 생성기는 제1, 2, 3 PMOS 트랜지스터들, 제3 NMOS 트랜지스터, 증폭기 및 저항 소자를 더 포함하고,
    상기 제1 PMOS 트랜지스터의 소스 단자는 전원 전압 단자에 연결되고, 드레인 단자는 제3노드에 연결되고, 게이트 단자는 제5노드에 연결되며,
    상기 저항 소자는 상기 제3노드와 제4노드 사이에 연결되며,
    상기 제3 NMOS 트랜지스터의 드레인 단자 및 게이트 단자는 각각 상기 제4노드에 연결되고, 소스 단자는 상기 접지 단자에 연결되며,
    상기 제2 PMOS 트랜지스터의 소스 단자는 상기 전원 전압 단자에 연결되고, 드레인 단자는 상기 제2노드에 연결되고, 게이트 단자는 상기 제5노드에 연결되며,
    상기 증폭기의 하나의 입력 단자는 상기 제3노드에 연결되고, 다른 하나의 입력 단자는 상기 제2노드에 연결되고, 출력 단자는 상기 제5노드에 연결되며,
    상기 제3 PMOS 트랜지스터의 소스 단자는 상기 전원 전압 단자에 연결되고, 드레인 단자는 상기 제1노드에 연결되고, 게이트 단자는 상기 제5노드에 연결되는 것을 특징으로 하는 기준 전류 발생 회로.
  9. PTAT 전류 생성기로부터 온도 변화율은 동등하고 전류 크기가 다른 제1 PTAT 전류 및 제2 PTAT 전류를 생성하고, 상기 제1 PTAT 전류와 상기 제2 PTAT 전류의 차에 기초한 기준 전류를 생성하는 기준 전류 발생 회로;
    상기 기준 전류에 기초하여 기준 전압을 생성하는 기준 전압 발생 회로; 및
    상기 기준 전압을 이용하여 내부 회로를 동작시키는 주변 장치를 포함하고,
    상기 기준 전류 발생 회로는,
    출력 브랜치로 온도에 비례하는 상기 제1 PTAT 전류를 생성하는 상기 PTAT 전류 생성기; 및
    상기 출력 브랜치에 흐르는 상기 제1 PTAT 전류로부터 상기 PTAT 전류 생성기의 내부 브랜치에 흐르는 전류에 기초하여 생성되는 상기 제2 PTAT 전류를 뺀 상기 기준 전류를 생성하는 전류 감산기를 포함하고,
    상기 제2 PTAT 전류는 상기 제1 PTAT 전류와 온도에 대한 변화 특성은 동등하고 크기는 다르게 결정되며,
    상기 전류 감산기는 상기 출력 브랜치의 제1노드와 접지 단자 사이에 연결된 제1 NMOS 트랜지스터를 포함하고,
    상기 제1 NMOS 트랜지스터의 드레인 단자는 상기 제1노드에 연결되고, 소스 단자는 상기 접지 단자에 연결되고, 게이트 단자는 상기 PTAT 전류 생성기의 상기 내부 브랜치의 제2노드에 연결되며,
    상기 PTAT 전류 생성기는 상기 제2노드와 상기 접지 단자 사이에 연결된 제2 NMOS 트랜지스터를 포함하고,
    상기 제2 NMOS 트랜지스터의 게이트 단자 및 드레인 단자는 각각 상기 제2노드에 연결되고, 소스 단자는 상기 접지 단자에 연결되며,
    상기 제2노드에 흐르는 제3 PTAT 전류는 상기 제1 PTAT 전류와 동일한 값을 가지는 것을 특징으로 하는 반도체 집적 회로.
  10. 삭제
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