JPS63253458A

JPS63253458A - アドレス変換回路

Info

Publication number: JPS63253458A
Application number: JP8729687A
Authority: JP
Inventors: Yoshihisa Shiomi; 塩見　佳久
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-04-09
Filing date: 1987-04-09
Publication date: 1988-10-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】１丘欠１本発明はアドレス変換回路に関し、特に中央処理装置に
より周辺回路を制御する電子機器における周辺回路のア
ドレス変換を行うアドレス変換回路に関する。

従来技術従来、ハードウェアの仕様変更（他の１１５との仕様統
一や機能拡張）により周辺回路に割当てられた物理アド
レス（ＩＯ（入出力）アドレス）を変更する場合、ソフ
トウェアで使用する■０アドレスがハードウェア上の物
理アドレスに固定的に対応しているため、周辺回路を制
御するソフトウェアにおいても対象の物理アドレスを変
更する必要があった。

また、ソフトウェアの変更ができない場合には、ソフト
ウェアに対応した物理アドレスが割当てられたハードウ
ェアをこのソフトウェア毎に用意する必要があった。

このような従来の電子機器では、ソフトウェアで使用す
る１０アドレスがハードウェア上の物理アドレスに固定
的に対応しているため、ハードウエアの仕様の統一や回
路の合成が難しいという欠点があった。

特に、近年のＬＳＩ（大規模集積回路）技術の発達にと
もなう回路の集約化により、従来は独立した複数のハー
ドウェアであったものを合成したり、集積したりするこ
とが可能となっているが、共用化を行うためには物理ア
ドレスの割当てを変更しなければならない場合がある。

この場合、ハードウェアを制御するソフトウェアにおい
ても対象の物理アドレスを変更する必要があるので、こ
のソフトウェアの１０命令を変更しなければならなかっ
た。

発明の目的本発明は上記のような従来のものの欠点を除去すべくな
されたもので、周辺回路の物理アドレスが変更された場
合でもソフトウェアで使用するＩＯアドレスを変更する
ことなく、この物理アドレスの変更に対応することがで
き、ハードウェアの仕様の統一や回路の合成を容易に行
うことができるアドレス変換回路の提供を目的とする。

発明の構成本発明によるアドレス変換回路は、中央処理装置と周辺
回路とが共有するアドレスバスを有する情報処理システ
ムのアドレス変換回路であって、前記中央処理装置のソ
フトウェアのアドレスに対応する前記周辺回路の変更後
の物理アドレスを格納する記憶手段と、前記アドレスバ
スを介してなされる前記中央処理装置と前記周辺回路と
の接続を遮断し、前記記憶手段と前記周辺回路とを前記
アドレスバスを介して接続する切換手段とを設け、前記
周辺回路の物理アドレスが変更になったとき、前記切換
手段の切換えにより前記記憶手段に格納された前記物理
アドレスを前記周辺回路に供給するようにしたことを特
徴とする。

実施例次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例によるアドレス変換
回路は、中央処理装置（ＣＰＬＪ）１と、比較回路２と
、オアゲート３と、メモリ４と、ゲート回路５．６とに
より構成されている。

第２図は第１図のメモリ４の割付は例を示す図である。

図において、メモリ４はＲＡＭエリア４１とＩＯアドレ
ス変換テーブルエリア４２とＲＯＭエリア４３とを有し
ている。

第３図は第２図の１０アドレス変換テーブルエリア４２
の設定例を示す図である。図においては図示せぬソフト
ウェア上の１０アドレス００Ｈ１０１，０２、・・・・
・・、ＦＦ、、に実際のバードウＨＩＩエアの物理アドレス０２　．０３　　、ＯＡ□、・・・
Ｈ・・・、ＦＯｏを割当てた例を示している。すなわら、
ソフトウェア上で１０アドレス００Ｈに対して実行され
た命令は、実際のハードウェアの物理アドレス０２．の
周辺回路（図示せず）に対して実行されることになる。

これら第１図〜第３図を用いて本発明の一実施例の動作
について説明する。

比較回路２は中央処理装置１のアドレスバス１０１の出
力がメモリ４に割当てられたアドレスに一致した場合に
、メモリ４に対してオアゲート３を介してセレクト信号
１０３を出力し、メモリライト信号（ＭＥＭＷ）１０４
に同期して中央処理装置１のデータバス１０２のデータ
がメモリ４に書込まれる。

また、中央処理装置１が１０命令を実行した場合、中央
処理装置１からＩＯ選択信号（ＩＯＡ）１０５が出力さ
れ、この■０選選択局１０５により周辺回路が接続され
ているアドレスバス１０１から中央処理装置１のアドレ
スバス１０１をゲート回路５により切離す。このとき同
時に、ゲート回路６によりメモリ４の出力信号線１０６
を周辺回路が接続されているアドレスバス１０７に接続
する。

メモリ４のＩＯアドレス変換テーブルエリア４２の各メ
モリアドレスｃｏｏｏｏ、〜Ｃ００ＦＦｉ１はソフトウ
ェア上の■０アドレス００．．．０１、、．０２．・・
・・・・、ＦＦ■に１対１に対応してい■ る。

ソフトウェアは周辺回路の物理アドレスが変更になった
場合、従来使用していた１０アドレスＯ０、、．０１　
．０２　　、・・・・・・、ＦＦ、に対応するメモリ４
のＩＯアドレス変換テーブルエリア４２の各メモリアド
レスに周辺回路の新しい物理アドレス０２　．０３　　
、ＯＡ　　、・・・・・・、ＦＯ，を書ＨＨ込む（第３図参照）。

この周辺回路の新しい物理アドレス０２　、Ｏ３、、、
ＯＡ、・・・・・・、ＦＯＨの設定後にソフトウ■ エアを実行すると、ソフトウェアの１０命令の実行時に
周辺回路が接続されているアドレスバス１０１との接続
がメモリ４の出力信号線１０６に切換えられ、ソフトウ
ェアのＩＯアドレス００，０１］１ □、０２　、・・・・・・、ＦＦ、、に対応し、メモリ
４に格納された周辺回路の新しい物理アドレス０２Ｉｌ
。

０３、、、ＯＡ、・・・・・・、ＦＯｌｌがメモリ４か
ら周辺回路が接続されているアドレスバス１０１に出力
され、その物理アドレスに該当する周辺回路がアクセス
される。

このように、周辺回路の物理アドレスが変更になったと
き、周辺回路が接続されているアドレスバス１０７との
接続をメモリ４の出力信号線１０６に切換え、ソフトウ
ェアの１０アドレス００，０’Ｉ＋、０２１１．・・・
・・・、ＦＦ、に対応し、かつメモリ４に格納された周
辺回路の変更された物理アドレス０２　．０３　　、Ｏ
Ａ、１．・・・・・・、ＦＯ，、を周Ｈ辺回路が接続されているアドレスバス１０７に出力する
ようにすることによって、周辺回路の物理アドレスが変
更された場合でもソフトウェアで使用する１０アドレス
００　．０１　．０２．、、・・・・・・。

　　　　ＨＦＦ、、を変更することなく、この物理アドレスの変更
に対応することができ、ハードウェアの仕様の統一や回
路の合成を容易に行うことができる。

発明の詳細な説明したように本発明によれば、周辺回路の物理アド
レスが変更になったとき、アドレスバスを介してなされ
る中央処理装置と周辺回路との接続を遮断して記憶手段
と周辺回路とをそのアドレスバスを介して接続し、記憶
手段に格納され、かつ中央処理装置のソフトウェアのア
ドレスに対応する前記周辺回路の変更後の物理アドレス
をその周辺回路に供給するようにすることによって、周
辺回路の物理アドレスが変更された場合でもソフトウェ
アで使用する１０アドレスを変更することなく、この物
理アドレスの変更に対応することができ、ハードウェア
の仕様の統一や回路の合成を容易に行うことができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図は第
１図のメモリの割付は例を示す図、第３図は第２図の１
０アドレス変換テーブルエリアの設定例を示す図である
。主要部分の符号の説明１・・・・・・中央処理装置（ＣＰｔＪ）４・・・・・
・メモリ５．６・・・・・・ゲート回路

Claims

【特許請求の範囲】

中央処理装置と周辺回路とが共有するアドレスバスを有
する情報処理システムのアドレス変換回路であって、前
記中央処理装置のソフトウェアのアドレスに対応する前
記周辺回路の変更後の物理アドレスを格納する記憶手段
と、前記アドレスバスを介してなされる前記中央処理装
置と前記周辺回路との接続を遮断し、前記記憶手段と前
記周辺回路とを前記アドレスバスを介して接続する切換
手段とを設け、前記周辺回路の物理アドレスが変更にな
ったとき、前記切換手段の切換えにより前記記憶手段に
格納された前記物理アドレスを前記周辺回路に供給する
ようにしたことを特徴とするアドレス変換回路。