JPH0272451A - キャッシュ内蔵プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 マイクロプロセッサ、特に、マルチプロセッサシステム
もしくは直接メモリアクセス（ＤＭＡ）転送システム等
に用いられるキャッシュ内蔵プロセッサに関し、 マルチプロセッサシステムもしくはＤ　Ｍ　Ａ転送シス
テムの製造コストを低下させることを目的とし、 バスサイクル生成実行を可能とする外部デバイスがバス
を介して非同期接続され得、命令用またはデータ用のキ
ャッシュを内蔵するプロセッサであって、前記外部デバ
イスから前記バスへデータアクセス時に送出されるスト
ローブ信号を検出してその有効期間を内部クロックに同
期させる同期化ストローブ信号有効期間検出部と、該ス
トローブ信号の有効期間が前記内部クロックに同期した
ときに前記プロセッサのバス放棄中にあって前記外部デ
バイスから前記バスへのリード／ライト信号を前記スト
ローブ信号で取込むリード／ライト信号ラッチ部と、前
記ストローブ信号の有効期間が前記内部クロックに同期
したときにあり且つ前記リード／ライト信号が前記外部
デバイスのライト動作を示すときにイネーブル信号を発
生ずる監視アドレスイネーブル信号生成部と、前記ス１
−ローブ信号の有効期間が前記内部クロックに同ＩＵ１
シたときに前記外部デバイスから前記バスへのアクセス
アドレスを監視アドレスとして前記ストローブ信号で取
込む監視アドレスラッチ部と、前記イネーブル信号が発
生したときに前記監視アドレスラッチ部に取込まれた監
視アドレスと前記キヤ・７シユのタグ部に登録済のアド
レスとを比較する比較部と、を具備し、該比較部の比較
結果に応じて前記キャッシュのタグ部に登録済のアドレ
スの有効／無効を示ずビットを決定するように構成する
。

Ｃ産業上の利用分野〕 本発明はマイクロプロセッサ、特に、マルチプロセッサ
システムもしくは直接メモリアクセス（ＤＭＡ）転送シ
ステム等に用いられるキャッシュ内蔵プロセッサに関す
る。

〔従来の技術〕

従来のキャッシュ内蔵プロセッサを有するマルチプロセ
ッサシステムもしくはＤＭＡ転送システムにおいては、
第８図に示すように、高速バッファメモリ　（キャッシ
ュ＞１ａを内蔵するワンチッププロセッサ（ＣＰＵ）ｌ
、外部デバイスとじてのＤＭＡ制御装置（ＤＭＡＣ）　
２および主記憶装置（ＭＳ）３がバス４を介して接続さ
れている。ここで、ｃｐｕ　ｉとＤＭＡＣとは共にマス
クとなり得るデバイスであって非同期で動作する。ＣＰ
Ｕ　１が動作中において、ＤＭＡＣ２からのバス権要求
を検出すると、ｃｐｕ　ｔは現在実行中のバスサイクル
終了後にバスマスク権をＤＭＡＣ２に譲渡する。この時
点でバスマスク１狸がＤ１八Ｃ２に１多る。この結果、
Ｄ１八Ｃ２が主記憶装置３に対してバスサイクルを実行
する。

他方、キャッシュ１ａには、主記憶装置３の記憶内容の
うちＣＰＵ　１の使用頻度の高いデータが予め記憶され
ている。すなわち、主記憶装置３の記憶内容とキャッシ
ュ１ａの有効な記憶内容とは一致していなければならず
、従って、ＤＭＡＣ２にバスマスク権が移って主記憶装
置３の記憶内容がＤＭＡＣ２によって書面されたときに
は、当該記憶内容がキャッシュ１ａの記憶内容に対応す
るのであれば、キャッシュ１ａのその記憶内容は無効化
されなければならない。

このため、叶ＡＣ２による主記憶装置３上の記憶内容の
書込み動作に伴ない、キャッシュ１ａの対応する記憶内
容を無効化するために、ＣＰＵ　１とバス４との間にリ
プレース監視回路（専用ＬＳ　Ｉ）５が設けられており
、これによりＤＭＡＣ２による主記憶装置３への書込み
動作のみがリプレース監視回路５によって監視される。

すなわち、ＤＭＡＣ２による主記憶装置４への書込みア
ドレスはバス４を介してリプレース監視回路５に供給さ
れ、キャッシュ１ａのセント数を指定できる分の下位ア
ドレスをデコードしてロケーションタグ（ＴＡＧ）中の
ワードを検索し、デコード分を除く上位アドレスをタグ
ＲＡＭから読出して上記書込みアドレスと比較する。こ
の結果、一致していれば、リプレース監視回路５はキャ
ッシュ１ａの該当セットの無効化を行う。また、リプレ
ース監視回路５からＣＰＩＩ　ｌへの制御線は、ＣＰＵ
　１が命令、データ共に専用のキャッシュを内蔵してい
ればその切分けを行う制御信号、セットのクリアか全セ
ントのクリアかを指定する制御信号、セット指定分のア
ドレス信号を送出するための信号線を含む。

〔発明が解決しようとする課題〕

しかしながら、第８図に示すごとく、リプレース監視回
路５を外部回路として設けることはシステムの製造コス
トの増大を招くという課題がある。

従って、本発明の目的は、マルチプロセッサシステムも
しくはＤＭＡ転送システムの製造コストを低下させるこ
とにある。

〔課題を解決するための手段〕

上述の課題を解決するための手段は第１図に示される。

すなわち、バスサイクル生成実行を可能とする外部デバ
イスたとえばＤＭＡＣがバス４を介して非同期接続され
得、命令用またはデータ用のキャッシュ１ａを内蔵する
プロセッサ（ＣＰ　Ｕ）が、同期化ストローブ信号有効
期間検出部１１、リード／ライト信号ラッチ部１２、イ
ネーブル信号発生部１３、監視アドレスラッチ部１４、
および比較部１５をさらに内蔵している。ここで、同期
化ストローブ信号有効期間検出部１１は外部デバイス２
からバス４ヘデータアクセス時に送出されるストローブ
信号丁下を検出してその有効期間を内部クロックに同期
させる。ストローブ信号τ下の有効期間が内部クロック
に同期したときに、リード／ライト信号うッチ部１２は
プロセッサのバス放棄中にあって外部デバイス２からバ
ス４へのリード／ライト信号Ｒ／Ｗをストローブ信号で
取込む。また、ストローブ信号ＳＴの有効期間が内部ク
ロックに同期したときにあり且つリード／ライト信号Ｒ
／Ｗが外部デバイス２のライト動作を示すときに、監視
アドレスイネーブル信号生成部１３はイネーブル信号Ｅ
Ｎを発生する。さらに、ストローブ信号τ下の有効期間
が内部クロックに同期したときに、監視アドレスラッチ
部１４は外部デバイス２からバス４へのアクセスアドレ
スＡＤＤをストローブ信号Ｉ工で監視アドレスとして取
込む。この結果、イネーブル信号ＢＮが発生したときに
、比較部１５は監視アドレスラッチ部１４に取込まれた
監視アドレスＡＤＤとキャッシュ１ａのタグ部に登録済
のアドレスとを比較する。

そして、比較部１５の比較結果に応じてキャッシュ１ａ
のタグ部に登録済のアドレスの有効／無効を示すビット
を決定するようにしたものである。

〔作　用〕

上述の手段によれば、外部デバイス２はプロセッサｌに
対して非同期に動作するが、外部デバイス２からバス４
（主記憶装置３）への書込み動作のみがプロセッサ１の
内蔵のハードウェアで監視され、アクセスアドレスを監
視アドレスとしてプロセッサ内部に取込まれ、キャッシ
ュ１ａの記憶内容の有効／無効が判断される。

〔実施例〕

第２図は本発明に係るキャッシュ内蔵プロセッサを含む
ＤＭＡ転送システムを示す回路図である。

第２図においては、ＣＰＵＩ’は第８図のリプレース監
視回路５の機能をも有している。

第３図は第２図のＣＰＵＩ’の詳細を示すブロック回路
図である。第３図において、・命令制御部２１は、命令
を格納する命令キュー２１１　、命令をデコードする命
令デコーダ２１２、内部並列処理を円滑に行うことを目
的とするパイプライン制御部２１３、デコードされた命
令にもとづき種々の制御信号を発生するμｍＲＯＭ２１
４等により構成される。

命令実行部２２は、アドレス発生回路２２１、レジスフ
ファイル２２２、演算部２２３等により構成され、各部
は命令制御部２１によって制御される。記憶制御部２３
は、命令アクセス制御部２３１およびオペランドアクセ
ス制御部２３２により構成され、各制御部２３１（２３
２）はアドレス変換ハソファ　（ＴＬＢ）２３１　ａ　
（２３２ａ　）およびキャッシュ２３１　ｂ　（２３２
ｂ　）を存している。バス制？’［１１部２４は、アド
レス人出力部２４１、バスアクセス制御部２４２および
データ入出力部２４３を有している。ここで、バスアク
セス制御部２４２が第８図のリプレース監視回路５の機
能を有している。

第４図は第３図のバスアクセス制御部２４２とその周辺
の詳細な回路図である。

第４図において、アドレス入出力部２４１は２つのスル
ーラッチ３０１，３０２によって構成され、たとえば３
２ビツトのバスをなしている。すなわち、図示しないク
ロックによってスルーラッチ３０１がマスク、スルーラ
ッチ３０２がスレーブとなり、記憶制御部２３からバス
４ヘアクセス要求アドレスが送出される。

バスアクセス制御部２４２のストローブ有効一定期間加
工部４０１および多段並列ストローブ有効検出部４０２
は、第１図の同期化ストローブ信号有効検出信号が１マ
シンサイクルより短かい場合にはそのストローブ信号音
下と同一の長さの信号Ｓを生成し、他方、たとえ１マシ
ンサイクル（内部４相クロック信号ＣＬＫで決定される
）より長（てもクロック信号ＣＬＫに同期したｌマシン
サイクルの信号Ｓ、を生成する。すなわち、ｌマシンサ
イクルもしくはそれより短かい期間を有効ｉｌ１間とし
て検出する。

４０３は後述するリード／ライト信号ラッチ部１２およ
び監視アドレスラッチ部１４のスレーフパルスを生成す
るスレーブパルス生成部である。

４０４はストローブ信号Ｓ、の同期化指定位相パルスを
検出して信号ＳＺ４として送出する同期化指定位相パル
ス検出回路であり、この信号Ｓ２４は第１図の監視アド
レスイネーブル信号生成部３としてのノア回路４０８に
供給される。

スルーラッチ４０５、アンド回路４０６、スルーラッチ
４０７は第１図のリード／ライト信号ラッチ部１２を構
成し、この場合、スルーラッチ４０５．４０７はマスク
、スレーブなる関係を有する。スルーラッチ４０５はス
トローブ信号ＳＴによって動作し、スルーラッチ４０７
はスレーブパルス生成部４０３の信号Ｓ１６によって動
作する。なお、アンド回路４０６を設けたのはリード／
ライト信号ラッチ部１２がＣＰＵＩ’のバス放棄中すな
わち監視モード中の場合のみ動作させるためである。こ
の場合、ＣＰＵＩ’のバス放棄／獲得信号はＣＰＵＩ’
内部で発生する。

４０９はイネーブル信号を生成するための回路であって
、リード／ライト信号ラッチ回路１２が書込み信号をラ
ッチした場合にのみ同期化指定位相パルス検出部４０４
の信号ＳＺ４に応じて監視アドレスイネーブル信号とし
て作用する信号ＳＺＳを生成する。この信号ＳＺＳは監
視アドレスイネーブル信号遅延部４０９によって遅延さ
れてイネーブル信号ＥＮとなる。

スルーラッチ４１０．４１Ｌ　４１２は第１図の監視ア
ドレスラッチ回路１４を構成し、キャッシュを１６バイ
ト１ブロツクで構成したとすれば、ＤＭＡＣ２のアクセ
スアドレスの上位２８ビツトをラッチする。この場合、
スルーラッチ４１０．４１１はマスク、スレーブの関係
を有し、スルーラッチ千４１１４１２もマスク、スレー
ブの関係を有する。スルーラッチ４１０はストローブ信
号（Ｔによって動作し、スルーラッチ４１１　はスレー
ブパルス生成部４０３の出力Ｓ１□によって動作し、ス
ルーラッチ４１２はノア回路４０８の出力Ｓ２．によっ
て動作する。なお、スルーラッチ４１０．４１１．４１
２のアドレスバスとアドレス出力部２４１のスルーラッ
チ３０１．３０２のアドレスバスとが双方向関係にある
。

４１３はバス放棄認識監視アドレス出力部であって、監
視アドレスラッチ部１４によってラッチされた監視アド
レスをＣＰＵＩ’がバス放棄中のみ後段に出力させるよ
うにしたものである。

イ名−ブル信号ＥＮが発生した場合のみ、監視アドレス
ラッチ部１４によってラッチされた監視アドレスは記憶
制御部２３のラッチ回路５０１にラッチされる。この結
果、ラッチ回路５０１の監視アドレスとキャッシュのタ
グ部５０２に格納されている各セントの登録済のアドレ
スとがその比較器５０２ａによって比較され、この比較
結果はラッチ回路５０３を介して各セント対応の有効／
無効ビットとして書込まれる。

なお、バスアクセス制御部２４２のバスオペレーション
制御部６０１は記憶制御部２３のアクセス制御部６０２
のコマンド実行要求信号に対して実行応答であるコマン
ド実行終了信号を送出するものである。

第５図はさらに第４図の回路の詳細な回路図、第６図は
第５図のＤフリップフロップのＦＦＩ〜ＦＦ７の回路図
、第７Ａ図は第５図の回路４０１．４０２の回路動作を
示すタイミング図、第７Ｂ図は第５図の回路４０３．４
０４．４０８．４０９の回路動作を示すタイミング図で
ある。

なお、第５図の回路はＣＰＵＩ’の４つの内部クロック
信号ＰＯ，ＰＩ、Ｐ２．Ｐ３　（第７Ａ図、第７Ｂ図の
最上段の数字は当該クロック信号を示す）によって同期
して動作する。

以下、第５図の回路について第７Ａ図、第７Ｂ図を参照
して説明する。

ストローブ有効一定期間加工部４０１はインバータＧ３
、ナンド回路Ｇ２により構成されている。

また、多段並列ストローブ有効検出部４０２においては
、４つの直列３段接続のスルーラッチＬＡＩ〜ＬＡ３．
ＬＡ４〜ＬＡ６．ＬＡ７〜ＬＡ　９　、　ＬＡＩＯ〜Ｌ
Ａ１２を並列接続してあり、さらに、アンド回路Ｇ３、
ナンド回路Ｇ４を設けである、すなわち、ストローブ信
号ＳＴが立下ると、第７Ａ図に示すごとく、ナンド回路
Ｇ２の信号Ｓ１は立下る。ストローブ信号（Ｔがローレ
ベルである間は、３段直列接続のスルーラッチが内部ク
ロック信号ＰＯ，ＰＩＰ２　、Ｐ３によって該ローレベ
ルを通過させていくが、この場合、アンド回路Ｇ３の少
なくとも１つの入力がローレベルとなるとアンド回路Ｇ
３の出力ＳＩ４は立下るので、最初にローレベルを通過
させたスル−ラッチＬＡ　１　、　ＬＡ４　、　ＬＡ７
　、　ＬＡＩＯ（７）　１つが多段並列ストローブ有効
検出部４０２の動作を決定する。たとえば１段目のスル
ーラッチＬＡＩ。

ＬＡ　４　、　ＬＡ　７　、　ＬＡＩＯ（７）うちＬＡ
Ｉがクロック信号ｐ。

によってローレベルを通過させ、次いで、２段目のスル
ーラッチＬＡ２がクロック信号Ｐ２によってスルーラッ
チＬＡＩを通過したローレベル出力を通過させ、さらに
、３段目のスル−ラッチＬＡ３がクロック信号ＰＯによ
ってスルーラッチＬＡ２のローレベル出力を通過させ、
この結果、アンド回路Ｇ３の出力Ｓ１４が立上る。この
期間は、クロック信号ＰＯ−Ｐ２→ＰＯによって行われ
るので、ｌマシンサイクルに相当する。従って、ストロ
ーブ信号（工がｌマシンサイクル以上にローレベルを保
持すると、ナンド回路Ｇ、の出力ｓ１はアンド回路Ｇ、
の出力ＳＩ４によって強制的に立上ることになる。この
ように、ストローブ信号Ｓ？の有効期間信号Ｓ１はｌマ
シンサイクル相当以上にならず、従って、ストローブ信
号ｍのローレベルが長くなっても、後段の回路動作は１
回しか行わないことになり、電力消費の点で有利である
。

なお、ナンド回路Ｇ４はスレーブパルス生成部４０３の
ためのものである。すなわち、ナンド回路Ｇ４は、３段
直列接続のうち２段目のスルーラッチＬＡ２　、　ＬＡ
５　、　ＬＡ８　、　ＬＡＩＩの各出力に接続されてい
る。１段目と２段目のスルーラッチの動作は２クロック
分だけ遅れており、この場合にも、ナンド回路Ｇ４の少
なくとも１つの入力がローレベルになるとナンド回路Ｇ
４の出力ＳＩ３は立上るので、最初にローレベルを通過
したスルーラッチＬＡＩ。

ＬＡ４　、　ＬＡ？　、　ＬＡＩＯの１つがナンド回路
Ｇ４の動作を決定する。従って、ナンド回路Ｇ４はスト
ローブ信号τ下の立下り後２クロック分だけ遅れて２ク
ロック分のパルス信号ｓｒｓを発生する。

スレーブパルス生成部４０３としてのゲートＧ５には、
上述のナンド回路Ｇ４の出力ＳＩＳと共にストローブ信
号ＳＴが供給されている。従って、ゲ−）Ｃ，は、スト
ローブ信号ＳＴの立下り後にｌクロック分のパルス信号
ＳＩ６を生成する。このパルス信号ＳＩ６はリード／ラ
イト信号ラッチ回路１２の２段目のラッチとしてのスル
−ラッチＬＡ１４（４０７）および監視アドレスラッチ
回路１４０２段目のラッチとしてのスル−ラッチＬＡ１
６（４１１）を動作させる。なお、各回路の１段目のラ
ッチとしてのスルーラッチＬＡ１３（４０５）およびし
Ａ１５（４１０）はストローブ信号ＳＴによって動作す
る。また、上述のごとく、アンド回路ｃ　、　（４０６
）の存在のために、リード／ライト信号ラッチ回路１２
はＣＰＵＩ’のバス放棄中でなければ動作しない。

同期化指定位相パルス検出部４０４においては、３つの
直列２段接続のＤフリップフロップｐＦｌ。

ＦＦ２　；ＦＦ３　、ＦＦ４　；ＦＦ５　、ＦＦ６を並
列接続し、これらにアンド回路Ｇｑを接続し、さらに、
ＤフリップフロップＦＦ７を接続する。有効期間信号Ｓ
１がローレベルである間は、内部クロック信号ＰＯＰ２
　、Ｐ３によってＤフリップフロップＦＦＩ。

ＦＦ３．ＦＦ５が該ローレベルを取込んでいくが、この
場合、アンド回路Ｇ７の少なくとも１つの入力がローレ
ベルとなるとアンド回路Ｇ７の出力ＳＺ２は立下るので
、最初にローレベルを取込んだＤフリップフロップＦＦ
Ｉ　、ＦＦ３　、ＦＦ５の１つが同期化指定位相パルス
検出部４０４の動作を決定する。たとえば、１段目のＤ
フリソブフロソフ゛ＦＦＩ、ＦＦ３ＦＰ５のうちＦＦＩ
がクロック（Ｓ号ＰＯによってローレベルを取込み、次
いで、２段目のＤフリップフロップＦＦ２がクロック信
号Ｐ１によってＤフリップフロップＦＦＩのローレベル
出力を取込み、この結果、アンド回路Ｇ１の出力Ｓ１３
がローレベルとなり、次いで、ＤフリップフロップＦＦ
Ｉがセントされる。その後、ＤフリップフロップＦＦＩ
がハイレベルを取込むのはクロック信号ＰＯにより、さ
らに、Ｄフリップフロ・ノブＦＦ２がＤフリップフロッ
プＦＦＩのハイレベル出力Ｓ１７を取込むのはクロック
信号Ｐ１による。従って、アンド回路Ｇ７の出力ＳＺＩ
がローレベルとなる時点（クロック信号Ｐｉ）からハイ
レベルとなる時点（クロック信号ＰＩ）までの期間は１
マシンサイクルとなる。しかるに、Ｄフリップフロップ
ＦＦ７はクロ・７り信号Ｐ３によってセントされ、クロ
ック信号Ｐ２によって動作するので、アンド回路Ｇ、の
出力Ｓｔ３が１マシンサイクル間ローレベルであれば必
ずクロック信号Ｐ２の指定位相でＤフリップフロップＦ
Ｆ７の出力Ｓ　２４はローレベルとなる。つまり、スト
ローブ信号丁子の有効期間Ｓ、に対して同期化された指
定位相でパルス信号が検出されることになる。

書込み信号がリード／ライト信号う・ノチ部１２によっ
てラッチされ、且つ同期化指定位相パルスＳ２４が検出
された場合にのみ、イネーブル信号の生成のためのノア
回路Ｇ６の出力３２５は指定位相Ｐ２に同期した正のパ
ルスとなる。この結果、このパルス信号Ｓｔうば監視ア
ドレスラッチ部１４のスルーラッチＬＡ１７のスレーブ
信号となる。

アンド回路Ｇ、、およびナンド回路Ｇ１６およびＰチャ
ネルトランジスタＱ、およびＮチャネルトランジスタＱ
、に構成されるバス放棄認識監視アドレス出力部４１３
はラッチされた監視アドレスをＣＰＵＩ’のバス放棄中
の条件のもとてクロック信号ＰＯの指定位相で監視アド
レスとして記憶制御部２３のラッチ回路５０１（第４図
）に送出するためのものである。すなわち、クロック信
号Ｐ２によってノードＮはＰチャネルトランジスタＱ、
によってプリチャージされてハイレベル電位ＶＣＣとな
り、他方、ＣＰＵＩ’のバス放棄中にあっては、アンド
回路Ｇ、の出力はクロック信号ＰＯに同期してハイレベ
ルとなり、この結果、監視アドレスの“１”、“０”に
応じてＮチャネルトランジスタＱＮがオンとなる。たと
えば、“０゛であればトランジスタＱｓはオンとなり、
ノードＮは放電されてＧＮＤとなり、他方、′ｌ”であ
ればトランジスタＱ、４はオフとなり、ノードＮの電位
は■。

を保持する。

ＲＳフリップフロップ２５、スルーラッチＬＡ１８、ノ
ア回路Ｇ、は第４図の監視アドレスイネーブル信号遅延
部４０９を構成する。すなわち、クロック信号Ｐ２に同
期したハイレベルパルス信号３２Ｓが発生すると、ＲＳ
フリップフロップＦＦ８がセントされその出力Ｑ（Ｓｚ
ｈ）がハイレベルとなり、また同時に、スルーラッチＬ
Ａ１８をクロック信号Ｐ２に同期して動作するのでその
出力Ｓｔ？はローレヘルとなる。次いで、ＲＳフリソプ
フロンプＦＦ８がクロック信号ＰＯによってリセットさ
れ、さらに、スルーラッチＬＡ１８がＲＳフリップフロ
ップＦＦ８の百出力（ハイレベル）をクロック信号Ｐ２
によって通過させる。この結果、ノア回路Ｇ１１の出力
はクロック信号ＰＯにより立上りクロック信号Ｐ２によ
り立下る正のパルス信号となる。つまり、イネーブル信
号ＥＮはノア回路Ｇ８の出力ＳＯ５を２クロック分（Ｐ
２−ＰＯ）だけ遅延させた信号である。

ストローブ信号■の有効期間が検出され、ｃｐｕｔ’の
バス放棄中にリード／ライト信号ラッチ部１２によって
書込み信号がラッチされ、監視アドレスラッチ部１４に
よって監視アドレスがラッチされ、且つイネーブル信号
ＥＮが発生すると、第４図のキャッシュ５０２のタグ部
の比較器５０２ａにおいて、監視アドレスと登録済のア
ドレスとが比較され、一致していれば有効／無効ビット
が無効とされる（たとえば“０”）。この結果、１ブロ
ック分のデータが無効化される。

なお、上述の実施例においては、ＣＰＵＩ’に１つのキ
ャッシュたとえば命令用キャッシュを設けた場合である
が、本発明は命令用およびデータ用の２つのキャッシュ
を設けた場合にも適用し得る。

〔発明の効果〕

以上説明したように本発明によれば、キャッシュ内蔵プ
ロセッサの内部に、外部デバイスのバス（主記憶）への
書込み動作を監視するハードウェアを設けたので、リプ
レース専用ＬＳＩを設ける必要がなり、確実にプロセッ
サ内部でキャッシュのタグ部の有効／無効を行えると共
に、製造コストを低減できる。

【図面の簡単な説明】

第１図は本発明の基本構成を示すブロック回路図・ 第２図は本発明に係るキャッシュ内蔵プロセッサを含む
ＤＭＡ転送システムを示すブロック回路図、 第３図は第２図のＣＰＵの詳細を示すプロ１．り回路図
、 第４図は第３図のバスアクセス制御部およびその周辺の
詳細なブロック回路図、 第５図は第４図のバスアクセス制御部のさらに詳細なブ
ロック回路図、 第６図は第５図のＤフリップフロップの論理回路図、 第７Ａ図、第７Ｂ図は第５図の回路動作を示すタイミン
グ図、 第８図は従来のＤＭＡシステムを示すブロック回路図で
ある。 １．１′・・・キャッシュ内蔵ＣＰｔＪ。 １ａ・・・キャッシュ、　　　　　　２・・・ＤＭＡＣ
。 ３・・・主記憶装置、　　　　　　４・・・バス、１１
・・・同期化ストローブ信号有効期間検出部、１２・・
・リード／ライト信号ラッチ部、１３・・・監視アドレ
スイネーブル信号生成部、１４・・・監視アドレスラッ
チ部、１５・・・比較部。 本発明の一実施例 第２図 Ｄフリップフロップの論理回路図 第 図 従来のンステム 第 図

Claims (1)

1. 【特許請求の範囲】 １、バスサイクル生成実行を可能とする外部デバイス（
   ２）がバス（４）を介して非同期接続され得、命令用ま
   たはデータ用のキャッシュ（１ａ）を内蔵するプロセッ
   サであって、 前記外部デバイスから前記バスへデータアクセス時に送
   出されるストローブ信号（＠ＳＴ＠）を検出してその有
   効期間を内部クロックに同期させる同期化ストローブ信
   号有効期間検出部（１１）と、該ストローブ信号の有効
   期間が前記内部クロックに同期したときに前記プロセッ
   サのバス放棄中にあって前記外部デバイスから前記バス
   へのリード／ライト信号（Ｒ／＠Ｗ＠）を前記ストロー
   ブ信号で取込むリード／ライト信号ラッチ部（１２）と
   、前記ストローブ信号の有効期間が前記内部クロックに
   同期したときにあり且つ前記リード／ライト信号が前記
   外部デバイスのライト動作を示すときにイネーブル信号
   （ＥＮ）を発生する監視アドレスイネーブル信号生成部
   （１３）と、 前記ストローブ信号の有効期間が前記内部クロックに同
   期したときに前記外部デバイスから前記バスへのアクセ
   スアドレスを監視アドレスとして前記ストローブ信号で
   取込む監視アドレスラッチ部（１４）と、 前記イネーブル信号が発生したときに前記監視アドレス
   ラッチ部に取込まれた監視アドレスと前記キャッシュの
   タグ部に登録済のアドレスとを比較する比較部（１５）
   と、 を具備し、 該比較部の比較結果に応じて前記キャッシュのタグ部に
   登録済のアドレスの有効／無効を示すビットを決定する
   ようにしたキャッシュ内蔵プロセッサ。 ２、前記ストローブ信号がアドレスの有効を示す信号（
   ＡＳ）もしくはデータの有効を示す信号（ＤＳ）である
   請求項１に記載のキャッシュ内蔵プロセッサ。 ３、前記ストローブ信号の有効期間が前記内部クロック
   に同期された１マシンサイクル期間もしくはそれ以下と
   される請求項１に記載のキャッシュ内蔵プロセッサ。 ４、前記リード／ライト信号ラッチ部（１２）は前記リ
   ード／ライト信号を前記ストローブ信号の立上りもしく
   は立下りエッジによりラッチする請求項１に記載のキャ
   ッシュ内蔵プロセッサ。 ５、前記監視アドレスラッチ部（１４）は前記アクセス
   アドレスを前記ストローブ信号の立上りもしくは立下り
   エッジによりラッチする請求項１に記載のキャッシュ内
   蔵プロセッサ。