JPH0272450A - キャッシュ内蔵プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ マイクロプロセッサに関し、たとえばマルチプロセッサ
システムもしくは直接メモリ゛Ｉクセス（ＤＭＡ）転送
システム等に用いられるキャッシュ内蔵プロセッサに適
用され、 ブロックアクセス中も外部からのバス要求を受付けられ
るようにして外部要求に対する柔軟性を向上させること
を目的とし、 バスサイクル生成実行を可能とする外部デバイスおよび
外部記憶装置がバスを介して非同期接続され得、命令用
またはデータ用のキャッシュを内蔵するプロセッサであ
って、前記外部デバイスから前記バスへデータアクセス
時に送出されるストローブ信号を検出してその有効期間
を内部クロックに同期させる同期化ストローブ信号有効
期間検出部と、該ストローブ信号の有効期間が前記内部
クロックに同期したときに前記プロセッサのバス放棄中
にあって前記外部デバイスからｉ；Ｉ記ハスへのリード
／ライト信号を前記ストローブ信号で取込むリード／ラ
イト信号ラッチ部と、前記プロセッサが前記外部記憶装
置に対してワード単位でデータを連続してフェッチし、
−ブロックをまとめてキャッシュインするブロックアク
セス中にあ−。

て該プロセッサのバス放棄中に実行保留アドレスをラッ
チする実行保留アドレスラッチ部と、前記ストローブ信
号の有効月間が前記内部クロフクに同期したときに前記
外部デバイスから前記バスへのアクセスアドレスを監視
アドレスとして前記ストローブ信号で取込む監視アドレ
スラッチ部と、Ｍ記ストローブ信号の有効期間が前記内
部クロックに同期したときにあり且つ前記リード／ライ
ト信号が前記外部デバイスのライト動作を示す時に前記
実行保留アドレスラッチ部のアドレスと前記監視アドレ
スラッチ部に取込まれた監視アドレスとをブロック単位
で比較する比較部とを具備し、該比較部の比較結果に応
じて前記ブロックアクセス動作を継続するか否かを判別
するように構成する。

（産業上の利用分野〕 本発明はマイクロプロセッサに関し、たとえばマルチプ
ロセッサシステムもしくは直接メモリアクセス（ＤＭＡ
）転送システム等に用いられるキャッシュ内蔵プロセッ
サに適用される。

〔従来の技術］ 従来のキャンシュ内蔵プロセッサを有するマルチプロセ
ッサシステムもしくはＤＭＡ転送システムにおいて、プ
ロセッサ（ＣＰＵ）が主記憶装置に対してニブルモード
等によるワード単位でデータを連続してフェッチし、−
ブロックをまとめてキャッシュインするブロックアクセ
スを行うことがあり、このようなブロックアクセスの方
法として、主記憶装置側でインクリメントしてサポート
する場合と、ＣＰＵ側でインクリメントしてサポートす
る場合がある。本発明は後者の場合を想定している。

すなわち、ＣＰＵ側でインクリメントしてサポートする
場合として、ＣＰＵがブロックアクセス要求信号を主記
憶装置に送出したにもかかわらず主記憶装置からアクノ
リッジ信号が折返されない場合に適用される。この場合
、ＣＰＵは、３２ビツトマイクロプロセツサの場合、２
８ビツトのブロックアドレスと共にブロック内アドレス
４ビットをインクリメントして主記憶装置に送出する。

すなわち、第８図に示すように、１ブロツク＝１６バイ
トで構成すれば、この場合、下位アドレスとして４ビツ
トのうち、上位２ビツトをワードアドレス、下位２ビツ
トをバイトアドレスとし、ブロック内アドレスとしては
、４つのワードアドレスＡＤ口、　ｏｏｏｏ。

０１００．１０００．１１００　（ハイドアドレスはｏ
Ｏニ固定）と共に各ワードの４バイトの有効、無効を示
すバイトコントロール信号丁てをｃｐｕ内で発生する。

〔発明が解決しようとする課題〕

しかしながら、ＣＰＵ側でインクリメントしてサポート
する場合、第８図の例では、バスサイクルイメージがリ
ードサイクル４回分となるが、通常、このようなブロッ
クアクセス中は、外部たとえばＤＭＡＣからのバス要求
は受付けられないようになっており、この結果、外部要
求に対して柔軟性が乏しいという課題があった。

従って、本発明の目的は、ブロックアクセス中も外部か
らのバス要求を受付けられるようにして外部要求に対す
る柔軟性を向上させることにある。

〔課題を解決するための手段〕

上述の課題を解決するための手段は第１図に示される。

すなわち、バスサイクル生成実行を可能とする外部デバ
イスたとえばＤＭＡＣおよび外部記憶装置３がバス４を
介して非同期接続され得、命令用またはデータ用のキャ
ッシュｌａを内蔵するプロセッサ（ｃｐｕ）が、同期化
ストローブ信号有効期間検出部１１、リード／ライト信
号ラッチ部１２、実行保留アドレスラッチ部１３、監視
アドレスラッチ部１４、および比較部１５をさらに内蔵
している。ここで、同期化ストローブ信号有効期間検出
部１１は外部デバイス２からバス４ヘデータアクセス時
に送出されるストローブ信号を検出してその有効期間を
内部クロックに同期させる。ストローブ信号Ｔ’Ｓ’−
の有効期間が内部クロックに同期したときに、リード／
ライト信号ラッチ部１２はプロセッサのバス放棄中にあ
って外部デバイス２からバス４へのリード／ライト信号
Ｒ／Ｗをストローブ信号で取込む、また、実行保留アド
レスラッチ部１３はプロセッサが外部記憶装置に対して
ワード単位でデータを連続してフェッチし、−ブロック
をまとめてキャッシュインするブロックアクセス中にあ
って該プロセッサのバス放棄中に実行保留アドレスをラ
ッチする。さらに、ストローブ信号ＤＳの有効期間が内
部クロックに同期したときに、監視アドレスラッチ部１
４は外部デバイス２からバス４へのアクセスアドレスＡ
ＤＤを監視アドレスとしてストローブ信号で取込む。こ
の結果、ストローブ信号の有効期間が内部クロックに同
期したときにあり且つリード／ライト信号が外部デバイ
スのライト動作を示すときに、比較部１５は実行保留ア
ドレスラッチ部１３のアドレスと監視アドレスラッチ部
１４に取込まれた監視アドレスとをブロック単位で比較
する。そして、比較部の比較結果に応じて前記ブロック
単位でのデータのフェッチおよびキャッシュイン動作を
継続するようにしたものである。

〔作　用］ 上述の手段によれば、外部デバイス２はプロセッサｌに
対して非同期に動作するが、外部デバイス２からバス４
（主記憶装置３）への書込み動作のみがプロセッサｌの
内蔵のハードウェアで監視され、アクセスアドレスが監
視アドレスとしてプロセッサ内部に取込まれる。この結
果、たとえば、第８図のバスサイクルＸにおいて、プロ
セッサ１のブロックアクセスの保留中に当該ブロックが
外部デバイス２により書込まれたときには、実行保留動
作を中断し、他方、当該ブロックが何ら書込み動作され
なければバス再獲得後継続動作を実行するようになる。

（実施例］ 第２図は本発明に係るキャッシュ内蔵プロセッサを含む
ＤＭＡ転送システムを示す回路図である。

第２図においては、高速バッファメモリ（キャッシュ）
ｌａを内蔵するワンチッププロセッサ（ＣＰＵ）　１　
、外部デバイスとしてのＤＭＡ制御装置（ＤＭＡＣ）　
　２および主記憶装置（ＭＳ）３がバス４を介して接続
されている。ここで、ＣＰＵ　１とＤＭＡＣとは共にマ
スクとなり得るデバイスであって非同期で動作する。ｃ
ｐｕ　　ｔが動作中において、ＤＭＡＣ２からのバス権
要求を検出すると、ＣＰＵ　１は現在実行中のバスサイ
クル終了後にバスマスタｌｆｉ　ヲＯＭＡＣ２に訊渡す
る。この時点でバスマスタ権がＤＭＡＣ２に移る。この
結果、ＤＭＡＣ２が主記憶装置３に対してバスサイクル
を実行する。

他方、キャッシュｌａには、主記す、α装置３の記憶内
容のうちＣＰＵ　ｌの使用頻度の高いデータが予め記憶
されている。すなわち、主記憶装置３の記憶内容とキャ
ッシュ１ａの有効な記憶内容とは一致していなければな
らず、従って、ＤＭＡＣ２にバスマスタ権が移って主記
憶装置３の記憶内容がＤＭ屁２によって書面されたとき
には、当該記憶内容がキャンシュ１ａの記憶内容に対応
するのであれば、キャンシュ１ａのその記憶内容は無効
化されなければならない。

第２図において、ＣＰＵ　１がバス４を介して主記憶装
置３に対してワード単位でデータを連続してフエ・ソチ
し、−フ゛口・ンクをまとめてキヤ・ンシュインするた
めにブロックアクセス要求信号ＢＲＥ（］を送出した場
合にあって、主記憶装置３側でブロックアドレスをサポ
ートしていない場合には、主記憶装置３からアクノリッ
ジ信号ＡＣＫは折返されない。

この場合、ＣＰＵ　　ｌ側でブロックアドレス（２８ビ
ツト）と共にインクリメントされる下位アドレス（４ビ
ツト）を生成して主記憶装置３をアクセスするごとにな
る。

第３図は第２図のＣＰＵ　１の詳細を示すブロック回路
図である。第３図において、命令制御部２１は、命令を
格納する命令キュー２１１、命令をデコードする命令デ
コーダ２１２、内部並列処理を円滑に行うことを目的と
するパイプライン制御部２１３、デコードされた命令に
もとづき種々の制御信号を発生するμｍＲＯＭ２１４等
により構成される。命令実行部２２は、アドレス発生回
路２２１、レジスタファイル２２２、演算部２２３等に
より構成され、各部は命令制御部２１によって制御され
る。記（，４１制御部２３は、命令アクセス制御部２３
１およびオペランドアクセス制御部２３２により構成さ
れ、各制御部２３１　（２３２）はアドレス変換バッフ
ァ（’ｒＬＢ）　　２３１ａ（２３２ａ）およびキャッ
ジ、、、、　２３１ｂ（２３２ｂ）を有している。

ハス制御部２４は、アドレス入出力部２４１、バスアク
セス制御部２４２およびデータ入出力部２４３を有して
いる。

第４図は第３図のバスアクセス制御部２４２とその周辺
の詳細な回路図である。

第４図において、アドレス入出力部２４１は２つのスル
ーラッチ３０１．３０２によって構成され、たとえば３
２ビツトの双方向のバスをなしている。すなわち、図示
しないクロックによってスルーラッチ３０１カマスク、
スルーラッチ３０２がスレーブとなり、記す、α制御部
２３からバス４ヘアクセス要求アドレスが送出される。

このアドレスの３２ビツトのうち、上、位２８ビットは
主記憶装置３のブロックアドレスを示し、下位４ビツト
は各ブロック内のアドレスを示す。

バスアクセス制御部２４２のストローブ有効一定期間加
工部４０１および多段並列ストローブ有効検出部４０２
は、第１図の同期化ストローブ信号有効検出部１１を構
成している。すなわち、ストローブ信号ｏｓが１マシン
サイクルより短い場合にはそのストローブ信号■と同一
の長さの信号Ｓ１を生成し、他方、たとえ１マシンサイ
クル（内部４相クロック信号ＣＬ）（で決定される）よ
り長くてもクロック信号ＣＬＫに同期したｌマシンサイ
クルの信号Ｓ１を生成する。すわなち、ｌマシンサイク
ルもしくはそれより短い期間を有効期間として検出する
。

４０３は後述するリード／ライト信号ラッチ部１２およ
び監視アドレスラッチ部１４のスレーブパルスを生成す
るスレーブパルス生成部である。

４０４はストローブ信号Ｓ１の同期化指定位相パルスを
検出して信号ＳＺ４として送出する同期化指定位相パル
ス検出回路であり、この信号ＳＺａは監視アドレスイネ
ーブル信号生成部としてのノア回路４０８に供給される
。

スルーラッチ４０５、アンド回路４０６、スルーラッチ
４０７　は第１図のり一ド／ライト信号うッチ部１２を
構成し、この場合、スルーラッチ４０５．４０７はマス
ク、スレーブなる関係を有する。スルーラッチ４０５は
ストローブ信号■（によって動作し、スルーラッチ４０
７はスレーブパルス生成部４０３の信号Ｓ１６によって
動作する。なお、アンド回路４０６を設けたのはり一ド
／ライト信号うッチ部１２がＣＰＵ　１のバス放棄中す
なわち監視モード中の場合のみ動作させるためである。

この場合、ＣＰＵ　１のバス放棄／獲得信号はＣＰＵ　
ｌ内部で発生する。

４０９はイネーブル信号を生成するための回路であって
、リード／ライト信号ラッチ回路１２が書込み信号をラ
ッチした場合にのみ同期化指定位相パルス検出部４０４
の信号Ｓ、４に応じて監視アドレスイネーブル信号とし
て作用する信号ＳＺＳを生成する。この信号ＳｔＳは監
視アドレスイネーブル信号遅延部４０９によって遅延さ
れてイネーブル信号ＥＮとなる。

スルーラッチ４０１．４１１．４１２は第１図の監視ア
ドレスラッチ回路１４を構成し、キャッシュｌａを１６
バイトｌブロツクで構成したとすれば、ＤＭＡＣ２のア
クセス要求アドレスの上位２８ビツトをラッチする。こ
の場合、スルーラッチ４１０．４１１はマスク、スレー
ブの関係を有し、スルーラッチ４１１　、４１２もマス
ク、スレーブの関係を有する。

スルーラッチ４１０はストローブ信号ＤＳによって動作
し、スルーラッチ４１１はスレーブパルス生成部４０３
の出力Ｓ１ｇによって動作し、スルーラッチ４１２はノ
ア回路４０８の出力ＳｔＳによって動作する。

なお、スルーラッチ４１０．４１１．４１２のアドレス
バスとアドレス入出力部２４１のスルーラッチ３０１゜
３０２のアドレスバスとが双方向関係にある。

４１３はバス放棄認識監視アドレス出力部であって、監
視アドレスラッチ部１４によってラッチされた監視アド
レスをＣＰＵ　１がバス放棄中のみ後段に出力させるよ
うにしたものである。

イネーブル信号ＥＮが発生した場合のみ、監視アドレス
ラッチ部１４によってラッチされた監視アドレスは記憶
制御部２３のラッチ回路５０１にラッチされる。この結
果、ラッチ回路５０１の監視アドレスとキャッシュのタ
グ部５０２に格納されている各セットの登録済のアドレ
スとがその比較器５０２ａによって比較され、この比較
結果はラッチ回路５０３を介して各セット対応の有効／
無効ビットとして書込まれる。

また、同時に、イネーブル信号ＥＮが発生した場合のみ
、内部クロック信号ＰＯに同期して、アドレス入出力部
２４１のスルーラッチ３０１のアドレスのうち実行保留
アドレスとしての２８ビツトとスルーラッチ４１２にラ
ッチされた監視アドレスとが比較器６０１によって比較
され、この比較結果はスルーラッチ６０２に格納される
。すなわち、ｃｐｕ　　ｔが主記憶装置３に対してワー
ド単位でデータを連続してフヱッチし、−ブロックをま
とめてキャッシュインするブロックアクセス中にあって
ＣＰＵ　　１のバス放棄中にあれば、比較器６０１の比
較結果であるラッチ回路６０２の値に応じてバスオペレ
ーション制御部６０３は実行保留動作の中断もしくはバ
ス再獲後の継続動作を実行する。たとえば、実行保留ア
ドレスと監視アドレスとが一致すればバスオペレーショ
ン制御部６０３は記憶制御部２３のアクセス制御部６０
４に対し実行保留動作の中断を指示し、他方、一致がな
ければバスオペレーション制御部６０３は記憶制御部２
３のメモリ管理制御部６０４に対しバス獲得後継続動作
を指示する。

なお、バスアクセス制御部２４２のバスオペレーション
制御ｎ部６０３は記憶制御部２３のアクセス制御部６０
４のコマンド実行要求信号に対して実行応答であるコマ
ンド実行終了信号を送出するものである。

第５図はさらに第４図の回路の詳細な回路図、第６図は
第５図のＤフリップフロップＦＦ　ｌ〜ＦＦ　７の回路
図、第７Ａ図は第５図の回路４０１．４０２の回路動作
を示すタイミング図、第７Ｂ図は第５図の回路４０３．
４０４．４０８．４０９の回路動作を示すタイミング図
である。

なお、第５図の回路はＣＰＵ　１の４つの内部クロック
信号ＰＯ，ＰＩ、Ｐ２．Ｐ３　（第７Ａ図、第７Ｂ図の
最上段の数字は当該クロック信号を示す）によって同期
して動作する。

以下、第５図の回路について第７Ａ図、第７Ｂ図を参照
して説明する。

ストローブ有効一定期間加工部４０１はインバータＧ７
、ナンド回路Ｇｔにより構成されている。

また、多数並列ストローブ有効検出部４０２においては
、４つの直列３段接続のスルーラッチＬＡ　１〜ＬＡ　
　３．　　ＬＡ　４〜Ｌ八　６，１．八　７〜Ｌ八　９
．　　Ｌへ１０〜ＬＡ１２を並列接続してあり、さらに
、アンド回路Ｇ３、ナンド回路Ｇ４を設けである、すな
わち、ストローブ信号ＤＳが立下ると、第７Ａ図に示す
ごとく、ナンド回路Ｇ２の信号Ｓ１は立下る。ストロー
ブ信号ＤＳがローレベルである間は、３段直列接続のス
ルーラッチが内部クロック信号ＰＯ，ＰＬ。

Ｐ２　、Ｐ３によって該ローレベルを通過させていくが
、この場合、アンド回路Ｇ３の少なくとも１つの入力が
ローレベルとなるとアンド回路Ｇ３の出力ＳＩ４は立下
るので最初にローレベルを取込んだスル−ラ・ンチＬＡ
　１．　ＬＡ４．　ＬＡ　７．　ＬＡＩＯの１つが多段
並列ストローブ有効検出部４０２の動作を決定する。た
とえば１段目のスル−ラッチＬＡ　Ｌ　ＬＡ　４゜１、
Ａ　７．　ＬＡＩＯのうちＬＡ　１がクロック信号ＰＯ
によってローレベルを通過させ、次いで、２段目のスル
ーラッチＬＡ　２がクロック信号Ｐ２によってスルーラ
ッチＬＡ　１を通過したローレベル出力を通過させ、さ
らに３段目のスルーラッチＬＡ　３がクロック信号ＰＯ
によってスルーラッチＬＡ　２を通過したローレベル出
力を通過させ、この結果、アンド回路Ｇ３の出力ＳＩ４
が立上る。この期間は、クロック信号ＰＯ−Ｐ２→ＰＯ
によっ　て行われるので、■マシンサイクルに相当する
。従って、ストローブ信号ｍが１マシンサイクル以上に
ローレベルを保持すると、ナンド回路Ｇ２の出力Ｓｌは
アンド回路Ｇ、の出力３１４によって強制的に立上るこ
とになる。このように、ストローブ信号ＤＳの有効期間
信号Ｓ１は１マシンサイクル相当以上にならず、従って
、ストローブ信号ｍのローレベルが長くなっても、後段
の回路動作は１回しか行わないごとになり、電力消費の
点で有利である。

なお、ナンド回路Ｇ４はスレーブパルス生成部４０３の
ためのものである。すなわち、ナンド回路Ｇ、は、３段
直列接続のうち２段目のスルーラッチ１、Ａ　２．　Ｌ
Ａ　５．　ＬＡ　８．　ＬＡＩＩの各出力に接続されて
いる。１段目と２段目のスルーラッチの動作は２クロッ
ク分だけ遅れており、この場合にも、ナンド回路Ｇ４の
少なくとも１つの入力がローレベルになるとナンド回路
Ｇ４の出力Ｓ１５は立上るので、最初にローレベルが通
過したスルーラッチＬＡ　１１、八４．　ＬＡ　７．　
ＬＡＩＯの１つがナンド回路Ｇ４の動作を決定する。従
って、ナンド回路Ｇ、はストローブ信号■３の立下り後
２クロック分だけ遅れて２クロック分のパルス信号ＳＩ
５を発生する。

スレーブパルス生成部４０３としてのゲートＧ５には、
上述のナンド回路Ｇ４出力ｓｒｓと共にストローブ信号
ｎが供給されている。従って、ゲートＧｓは、ストロー
ブ信号■（の立下り後に１クロック分のパルス信号Ｓ４
を生成する。このパルス信号Ｓ　１６はリード／ライト
信号ラッチ回路の２段目のラッチとしてのスルーラッチ
ＬＡ１４（４０７）および監視アドレスラッチ回路の２
段目のラッチとしてのスルーラッチＬＡ１６（４１１）
を動作させる。なお、各回路の１段目のラッチとしての
スルーラッチＬＡ１３（４０５）およびスル−ラ・フへ
１．八１５（４１０）　はストローブ信号■によって動
作する。また、上述のごとく、アンド回路Ｇ　、　（４
０６）の存在のために、リード／ライト信号ラッチ回路
■２はＣＰＵ　　１のハス放棄中でなければ動作しない
。

同期化指定位相パルス検出部４０４においては、３つの
直列２段接続のＤフリップフロップＦＦ　ＬＦＦ　２．
ＦＦ　３．　ＦＦ　４；ＦＦ　５．　ＦＦ　６を並列接
続し、これらにアンド回路Ｇ７を接続し、さらに、Ｄフ
リップフロップＦＦ　７を接続する。有効期間信号Ｓが
ローレベルである間は、内部クロック信号ＰＯＰ２．Ｐ
３によってＤフリップフロップＦＦ　１　。

ＦＦ　３．　ＦＦ　５が該ローレベルを取込んでいくが
、この場合、アンド回路Ｇ７の少なくとも１つの入力が
ローレベルとなるとアンド回路Ｇ７の出力Ｓ２＋は立下
るので、最初にローレベルを取込んだＤフリップフロッ
プＦＦ　１．　ＦＦ　３．　ＦＦ　５の１つが同期化指
定位相パルス検出部４０４の動作を決定する。たとえば
、１段目のＤフリップフロップ ＦＰ　５のうちＦＦ　１がクロック信号ＰＯによってロ
ーレベルを取込み、次いで、２段目のＤフリップフロッ
プＦＦ　２がクロック信号ＰｌによってＤフリップフロ
ップＦＦ　１のローレベル出力を取込み、この結果、ア
ンド回路Ｇ、の出力Ｓｌｌがローレベルとなり、次いで
、ＤフリップフロップＦＦ　１がセットされる。その後
、ＤフリップフロップＦＦ　１がハイレベルを取込むの
はクロック信号ＰＯにより、さらに、Ｉ〕フリップフロ
ップＦＦ　２がＤフリップフロップＦＦ　１のハイレベ
ル出力Ｓｌ、を取込むのはクロック信号ＰＩによる。従
って、アンド回路Ｇ、の出力Ｓ２３がローレベルとなる
時点（クロック信号ＰＩ）からハイレベル時点（クロッ
ク信号ＰＩ）までの期間はｌマシンサイクルとなる。し
かるに、ＤフリップフロップＦＦ　７はクロック信号Ｐ
３によってセットされ、クロック信号Ｐ２によって動作
するの°で、アンド回路Ｇ、の出力Ｓｏｌがｌマシンサ
イクル間ローレベルであれば必ずクロック信号Ｐ２の指
定位相でＤフリップフロップＦＦ　７の出力ＳＺ４はロ
ーレベルとなる。つまり、ストローブ信号■の有効期間
Ｓ、に対して同期化された指定位相でパルス信号が検出
されることになる。

書込み信号がリード／ライト信号ラッチ部１２によって
ラッチされ、且つ同期化指定位相パルスＳｚ４が検出さ
れた場合にのみ、イネーブル信号の生成のためのノア回
路Ｇ、の出力ＳＺＳは指定位相Ｐ２に同期した正のパル
スとなる。この結果、このパルス信号ＳｔＳは監視アド
レスラッチ部１４のスルーラッチＬＡ１７のスレーブ信
号となる。

アンド回路Ｇ９、およびナンド回路Ｇ１゜およびＰチャ
ネルトランジスタＱ、およびＮチャネルトランジスタＱ
、に構成されるバス放棄認識監視アドレス出力部４１３
はラッチされた監視アドレスをｃｐｕ　ｔのバス放棄中
の条件のもとでクロック信号ＰＯの指定位相で監視アド
レスとして記憶制御部２３のラッチ回路５０１（第４図
）に送出するためのものである。すなわち、クロック信
号Ｐ２によってノードＮはＰチャネルトランジスタＱ、
によってプリチャージされてハイレベル電位ＶＣＣとな
り、他方、ＣＰＵ　１のバス放棄中にあっては、アンド
回路Ｇ、の出力はクロック信号ＰＯに同期してハイレベ
ルとなり、この結果、監視アドレスの１″”　ｏ　”に
応じてＮヂャネルトランジスタＱＮがオンとなる。たと
えば、°“０°゛であればトランジスタＱ、はオンとな
り、ノードＮは放電されてＧＮＤとなり、他方、“１パ
であればトランジスタＱ。

はオフとなり、ノードＮの電位はＶＣＣを保持する。

ＲＳフリップフロップＦＦ　８、スルーラッチＬＡ１８
、ノア回路Ｇ１１は第４図の監視アドレスイネーブル信
号遅延部４０９を構成する。すなわち、クロック信号Ｐ
２に同期したハイレベルパルス信号ＳＺＳが発生すると
、ＲＳフリップフロップＦＦ　８がセットされその出力
Ｑ（Ｓ、、）がハイレベルとなり、また同時に、スルー
ラッチＬ＾１８をクロック信号Ｐ２に同期して動作する
のでその出力Ｓ２７はローレベルとなる。次いで、ＲＳ
フリップフロップＦＦ　８がクロック信号ＰＯによって
リセットされ、さらに、スルーラッチＬ＾１８がＲＳフ
リップフロップＦＦ　８のの回出力（ハイレベル）をク
ロック信号Ｐ２によって通過させる。この結果、ノア回
路Ｇ、の出力はクロック信号ＰＯにより立上りクロック
信号Ｐ２により立下る正のパルス信号となる。つまり、
イネーブル信号ＥＮはノア回路Ｇ、の出力Ｓ。を２クロ
ック分（Ｐ２→ＰＯ）だけ遅延させた信号である。

ストローブ信号ＤＳの有効期間が内部クロック信号に同
期して検出され、　ＣＰＩＪ　１のバス放棄中にリード
／ライト信号ラッチ部１２によって書込み信号がラッチ
され、監視アドレスラッチ部１４によって監視アドレス
がラッチされ、且つイネーブル信号ＥＮが発生すると、
第４図のキャッシュ５０２のタグ部の比較器５０２ａに
おいて、監視アドレスと登録済のアドレスとが比較され
、一致していれば有効／無効ビットが無効とされる（た
とえば０”）、この結果、１ブロック分のデータが無効
化される。

さらに、イネーブル信号ＥＮが発生すると、クロック信
号ＰＯに同期して実行保留アドレスと監視アドレスとの
比較のための比較器６０１の動作が行われ、この比較結
果はラッチ回路６０２に格納される。

なお、上述の実施例においては、ＣＰｔ１１に１つのキ
ャッシュたとえば命令用キャッシュを設けた場合である
が、本発明は命令用およびデータ用の２つのキャッシュ
を設けた場合にも適用し得る。

〔発明の効果］ 以上説明したように本発明によれば、キヤ・ノシュ内藏
プロセッサの内部に、外部デノ＼イスのＢス（主記憶）
への書込み動作を監視するノ＼−ドウエアを設けたので
、プロセッサの主記憶へのプロ・ンクアクセス中にあっ
ても、外部デノ＼イスからのノ＼ス要求に応じることが
できる。

【図面の簡単な説明】

第１図は本発明の基本構成を示すプロ・ツク回路図、 第２図は本発明に係るキャンシュ内蔵プロセッサを含む
口ＨＡ転送システムを示すブロック回路図、第３図は第
２図のｃｐｕの詳細を示すプロ・ツク回路図、 第４図は第３図のバスアクセス制御部およびその周辺の
詳細なブロック回路図、 第５図は第４図のバスアクセス制御部のさらに詳細なブ
ロック回路図、 第６図は第５図にＤフリップフロップの論理回路図、 第７Ａ図、第７Ｂ図は第５図の回路動作を示すタイミン
グ図、 第８図はブロックアクセスを説明する図である。 １・・・キャッシュ内蔵ＣＰＵ　。 １ａ・・・キャッシュ、　　　　２・・・ＤＭＡＣ。 ３・・・主起↑、α装置、　　　　　４・・・バス、１
１・・・同期化ストローブ信号有効期間検出部、１２・
・・リード／ライト信号ラッチ部、１３・・・監視アド
レスイぶ−プル信号生成部、１４・・・監視アドレスラ
ッチ部、 １５　（６０１）・・・比較部。 本発明の一実施例 第 図 Ｄフリップフロップ 部 図

Claims (1)

1. 【特許請求の範囲】 １、バスサイクル生成実行を可能とする外部デバイス（
   ２）および外部記憶装置（３）がバス（４）を介して非
   同期接続され得、命令用またはデータ用のキャッシュ（
   １ａ）を内蔵するプロセッサであって、 前記外部デバイスから前記バスへデータアクセス時に送
   出されるストローブ信号を検出してその有効期間を内部
   クロックに同期させる同期化ストローブ信号有効期間検
   出部（１１）と、 該ストローブ信号の有効期間が前記内部クロックに同期
   したときに前記プロセッサのバス放棄中にあって前記外
   部デバイスから前記バスへのリード／ライト信号（Ｒ／
   ＠Ｗ＠）を前記ストローブ信号で取込むリード／ライト
   信号ラッチ部（１２）と、前記プロセッサが前記外部記
   憶装置に対してワード単位でデータを連続してフェッチ
   し、一ブロックをまとめてキャッシュインするブロック
   アクセス中にあって該プロセッサのバス放棄中に実行保
   留アドレスを前記ストローブ信号でラッチする実行保留
   アドレスラッチ部（１３）と、 前記ストローブ信号の有効期間が前記内部クロックに同
   期したときに前記外部デバイスから前記バスへのアクセ
   スアドレスを監視アドレスとして前記ストローブ信号で
   取込む監視アドレスラッチ部（１４）と、 前記ストローブ信号の有効期間が前記内部クロックに同
   期したときにあり且つ前記リード／ライト信号が前記外
   部デバイスのライト動作を示すときに前記実行保留アド
   レスラッチ部のアドレスと前記監視アドレスラッチ部に
   取込まれた監視アドレスとをブロック単位で比較する比
   較部（１５）とを具備し、 該比較部の比較結果に応じて前記ブロックアクセス動作
   を継続するか否かを判別するようにしたキャッシュ内蔵
   プロセッサ。 ２、前記ストローブ信号がアドレスの有効を示す信号（
   ＡＳ）もしくはデータの有効を示す信号（ＤＳ）である
   請求項１に記載のキャッシュ内蔵プロセッサ。 ３、前記ストローブ信号の有効期間が前記内部クロック
   に同期されて１マシンサイクル期間もしくはそれ以下と
   される請求項１に記載のキャッシュ内蔵プロセッサ。 ４、前記リード／ライト信号ラッチ部（１２）は前記リ
   ード／ライト信号を前記ストローブ信号の立上りもしく
   は立下りエッジによりラッチする請求項１に記載のキャ
   ッシュ内蔵プロセッサ。 ５、前記監視アドレスラッチ部（１４）は前記アクセス
   アドレスを前記ストローブ信号の立上りもしくは立下り
   エッジによりラッチする請求項１に記載のキャッシュ内
   蔵プロセッサ。