JPH083804B2

JPH083804B2 - キャッシュ内蔵プロセッサ

Info

Publication number: JPH083804B2
Application number: JP63223469A
Authority: JP
Inventors: 智之中上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-08
Filing date: 1988-09-08
Publication date: 1996-01-17
Anticipated expiration: 2011-01-17
Also published as: JPH0272450A

Description

【発明の詳細な説明】〔概要〕マイクロプロセッサに関し、たとえばマルチプロセッ
サシステムもしくは直接メモリアクセス（DMA）転送シ
ステム等に用いられるキャッシュ内蔵プロセッサに適用
され、ブロックアクセス中も外部からのバス要求を受付けら
れるようにして外部要求に対する柔軟性を向上させるこ
とを目的とし、バスサイクル生成実行を可能とする外部デバイスおよ
び外部記憶装置がバスを介して非同期接続され得、命令
用またはデータ用のキャッシュを内蔵するプロセッサで
あって、前記外部デバイスから前記バスへデータアクセ
ス時に送出されるストローブ信号を検出してその有効期
間を内部クロックに同期させる同期化ストローブ信号有
効期間検出部と、該ストローブ信号の有効期間が前記内
部クロックに同期したときに前記プロセッサのバス放棄
中にあって前記外部デバイスから前記バスへのリード／
ライト信号を前記ストローブ信号で取込むリード／ライ
ト信号ラッチ部と、前記プロセッサが前記外部記憶装置
に対してワード単位でデータを連続してフェッチし、一
ブロックをまとめてキャッシュインするブロックアクセ
ス中にあって該プロセッサのバス放棄中に該プロセッサ
が実行する予定の実行保留アドレスをラッチする実行保
留アドレスラッチ部と、前記ストローブ信号の有効期間
が前記内部クロックに同期したときに前記外部デバイス
から前記バスへのアクセスドレスを監視アドレスとして
前記ストローブ信号で取込む監視アドレスラッチ部と、
前記ストローブ信号の有効期間が前記内部クロックに同
期したときにあり且つ前記リード／ライト信号が前記外
部デバイスのライト動作を示す時に前記実行保留アドレ
スラッチ部のアドレスと前記監視アドレスラッチ部に取
込まれた監視アドレスとをブロック単位で比較する比較
部とを具備し、該比較部の比較結果に応じて前記ブロッ
クアクセス動作を継続するか否かを判別するように構成
する。

〔産業上の利用分野〕

本発明はマイクロプロセッサに関し、たとえばマルチ
プロセッサシステムもしくは直接メモリアクセス（DM
A）転送システム等に用いられるキャッシュ内蔵プロセ
ッサに適用される。

〔従来の技術〕

従来のキャッシュ内蔵プロセッサを有するマルチプロ
セッサシステムもしくはDMA転送システムにおいて、プ
ロセッサ（CPU）が主記憶装置に対してニブルモード等
によるワード単位でデータを連続してフェッチし、一ブ
ロックをまとめてキャッシュインするブロックアクセス
を行うことがあり、このようなブロックアクセスの方法
として、主記憶装置側でインクリメントしてサポートす
る場合と、CPU側でインクリメントしてサポートする場
合がある。本発明は後者の場合を想定している。すなわ
ち、CPU側でインクリメントしてサポートする場合とし
て、CPUがブロックアクセス要求信号を主記憶装置に送
出したにもかかわらず主記憶装置からアクノリッジ信号
が折返されない場合に適用される。この場合、CPUは、3
2ビットマイクロプロセッサの場合、28ビットのブロッ
クアドレスと共にブロック内アドレス４ビットをインク
リメントして主記憶装置に送出する。すなわち、第８図
に示すように、１ブロック＝16バイトで構成すれば、こ
の場合、下位アドレスとして４ビットのうち、上位２ビ
ットをワードアドレス、下位２ビットをバイトアドレス
とし、ブロック内アドレスとしては、４つのワードアド
レスADD,0000,0100,1000,1100（バイトアドレスは00に
固定）と共に各ワードの４バイトの有効、無効を示すバ
イトコントロール信号▲▼をCPU内で発生する。

〔発明が解決しようとする課題〕

しかしながら、CPU側でインクリメントしてサポート
する場合、第８図の例では、バスサイクルイメージがリ
ードサイクル４回分となるが、通常、このようなブロッ
クアクセス中は、外部たとえばDMACからのバス要求は受
付けられないようになっており、この結果、外部要求に
対して柔軟性が乏しいという課題があった。

従って、本発明の目的は、ブロックアクセス中も外部
からのバス要求を受付けられるようにして外部要求に対
する柔軟性を向上させることにある。

〔課題を解決するための手段〕

上述の課題を解決するための手段は第１図に示され
る。すなわち、バスサイクル生成実行を可能とする外部
デバイスたとえばDMACおよび外部記憶装置３がバス４を
介して非同期接続され得、命令用またはデータ用のキャ
ッシュ1aを内蔵するプロセッサ（CPU）が、同期化スト
ローブ信号有効期間検出部11、リード／ライト信号ラッ
チ部12、実行保留アドレスラッチ部13、監視アドレスラ
ッチ部14、および比較部15をさらに内蔵している。ここ
で、同期化ストローブ信号有効期間検出部11は外部デバ
イス２からバス４へデータアクセス時に送出されるスト
ローブ信号を検出してその有効期間を内部クロックに同
期させる。ストローブ信号▲▼の有効期間が内部ク
ロックに同期したときに、リード／ライト信号ラッチ部
12はプロセッサのバス放棄中にあって外部デバイス２か
らバス４へのリード／ライト信号R/をストローブ信号
で取込む。また、実行保留アドレスラッチ部13はプロセ
ッサが外部記憶装置に対してワード単位でデータを連続
してフェッチし、一ブロックをまとめてキャッシュイン
するブロックアクセス中にあって該プロセッサのバス放
棄中に該プロセッサが実行する予定の実行保留アドレス
をラッチする。さらに、ストローブ信号▲▼の有効
期間が内部クロックに同期したときに、監視アドレスラ
ッチ部14は外部デバイス２からバス４へのアクセスアド
レスADDを監視アドレスとしてストローブ信号で取込
む。この結果、ストローブ信号の有効期間が内部クロッ
クに同期したときにあり且つリード／ライト信号が外部
デバイスのライト動作を示すときに、比較部15は実行保
留アドレスラッチ部13のアドレスと監視アドレスラッチ
部14に取込まれた監視アドレスとをブロック単位で比較
する。そして、比較部の比較結果に応じて前記ブロック
単位でのデータのフェッチおよびキャッシュイン動作を
継続するようにしたものである。

〔作用〕

上述の手段によれば、外部デバイス２はプロセッサ１
に対して非同期に動作するが、外部デバイス２からバス
４（主記憶装置３）への書込み動作のみがプロセッサ１
の内蔵のハードウエアで監視され、アクセスアドレスが
監視アドレスとしてプロセッサ内部に取込まれる。この
結果、たとえば、第８図のバスサイクルＸにおいて、プ
ロセッサ１のブロックアクセスの保留中に当該ブロック
が外部デバイス２により書込まれたときには、実行保留
動作を中断し、他方、当該ブロックが何ら書込み動作さ
れなければバス再獲得後継続動作を実行するようにな
る。

〔実施例〕

第２図は本発明に係るキャッシュ内蔵プロセッサを含
むDMA転送システムを示す回路図である。

第２図においては、高速バッファメモリ（キャッシ
ュ）1aを内蔵するワンチッププロセッサ（CPU）１、外
部デバイスとしてのDMA制御装置（DMAC）２および主記
憶装置（MS）３がバス４を介して接続されている。ここ
で、CPU1とDMACとは共にマスタとなり得るデバイスであ
って非同期で動作する。CPU1が動作中において、DMAC2
からのバス権要求を検出すると、CPU1は現在実行中のバ
スサイクル終了後にバスマスタ権をDMAC2に譲渡する。
この時点でバスマスタ権がDMAC2に移る。この結果、DMA
C2が主記憶装置３に対してバスサイクルを実行する。

他方、キャッシュ1aには、主記憶装置３の記憶内容の
うちCPU1の使用頻度の高いデータが予め記憶されてい
る。すなわち、主記憶装置３の記憶内容とキャッシュ1a
の有効な記憶内容とは一致していなければならず、従っ
て、DMAC2にバスマスタ権が移って主記憶装置３の記憶
内容がDMAC2によって書直されたときには、当該記憶内
容がキャッシュ1aの記憶内容に対応するのであれば、キ
ャッシュ1aのその記憶内容は無効化されなければならな
い。

第２図において、CPU1がバス４を介して主記憶装置３
に対してワード単位でデータを連続してフェッチし、一
ブロックをまとめてキャッシュインするためにブロック
アクセス要求信号BREQを送出した場合にあって、主記憶
装置３側でブロックアクセスをサポートしていない場合
には、主記憶装置３からアクノリッジ信号ACKは折返さ
れない。この場合、CPU1側でブロックアドレス（28ビッ
ト）と共にインクリメントされる下位アドレス（４ビッ
ト）を生成して主記憶装置３をアクセスすることにな
る。

第３図は第２図のCPU1の詳細を示すブロック回路図で
ある。第３図において、命令制御部21は、命令を格納す
る命令キュー211、命令をデコードする命令デコーダ21
2、内部並列処理を円滑に行うことを目的とするパイプ
ライン制御部213、デコードされた命令にもとづき種々
の制御信号を発生するμ−ROM214等により構成される。
命令実行部22は、アドレス発生回路221、レジスタファ
イル222、演算部223等により構成され、各部は命令制御
部21によって制御される。記憶制御部23は、命令アクセ
ス制御部231およびオペランドアクセス制御部232により
構成され、各制御部231（232）はアドレス変換バッファ
（TLB）231a（232a）およびキャッシュ231b（232b）を
有している。バス制御部24は、アドレス入出力部241、
バスアクセス制御部242およびデータ入出力部243を有し
ている。

第４図は第３図のバスアクセス制御部242とその周辺
の詳細な回路図である。

第４図において、アドレス入出力部241は２つのスル
ーラッチ301,302によって構成され、たとえば32ビット
の双方向のバスをなしている。すなわち、図示しないク
ロックによってスルーラッチ301がマスタ、スルーラッ
チ302がスレーブとなり、記憶制御部23からバス４へア
クセス要求アドレスが送出される。このアドレスの32ビ
ットのうち、上位28ビットは主記憶装置３のブロックア
ドレスを示し、下位４ビットは各ブロック内のアドレス
を示す。

バスアクセス制御部242のストローブ有効一定期間加
工部401および多段並列ストローブ有効検出部402は、第
１図の同期化ストローブ信号有効検出部11を構成してい
る。すなわち、ストローブ信号▲▼が１マシンサイ
クルより短い場合にはそのストローブ信号▲▼と同
一の長さの信号S₁を生成し、他方、たとえ１マシンサイ
クル（内部４相クロック信号CLKで決定される）より長
くてもクロック信号CLKに同期した１マシンサイクルの
信号S₁を生成する。すなわち、１マシンサイクルもしく
はそれより短い期間を有効期間として検出する。

403は後述するリード／ライト信号ラッチ部12および
監視アドレスラッチ部14のスレーブパルスを生成するス
レーブパルス生成部である。

404はストローブ信号S₁の同期化指定位相パルスを検
出して信号S₂₄として送出する同期化指定位相パルス検
出回路であり、この信号S₂₄は監視アドレスイネーブル
信号生成部としてのノア回路408に供給される。

スルーラッチ405、アンド回路406、スルーラッチ407
は第１図のリード／ライト信号ラッチ部12を構成し、こ
の場合、スルーラッチ405,407はマスタ、スレーブなる
関係を有する。スルーラッチ405はストローブ信号▲
▼によって動作し、スルーラッチ407はスレーブパル
ス生成部403の信号S₁₆によって動作する。なお、アンド
回路406を設けたのはリード／ライト信号ラッチ部12がC
PU1のバス放棄中すなわち監視モード中の場合のみ動作
させるためである。この場合、CPU1のバス放棄／獲得信
号はCPU1内部で発生する。

409はイネーブル信号を生成するための回路であっ
て、リード／ライト信号ラッチ回路12が書き込み信号を
ラッチした場合にのみ同期化指定位相パルス検出部404
の信号S₂₄に応じて監視アドレスイネーブル信号として
作用する信号S₂₅を生成する。この信号S₂₅は監視アドレ
スイネーブル信号遅延部409によって遅延されてイネー
ブル信号ENとなる。

スルーラッチ401,411,412は第１図の監視アドレスラ
ッチ回路14を構成し、キャッシュ1aを16バイト１ブロッ
クで構成したとすれば、DMAC2のアクセス要求アドレス
の上位28ビットをラッチする。この場合、スルーラッチ
410,411はマスタ、スレーブの関係を有し、スルーラッ
チ411,412もマスタ、スレーブの関係を有する。スルー
ラッチ410はストローブ信号▲▼によって動作し、
スルーラッチ411はスレーブパルス生成部403の出力S₁₂
によって動作し、スルーラッチ412はノア回路408の出力
S₂₅によって動作する。なお、スルーラッチ401,411,412
のアドレスバスとアドレス入出力部241のスルーラッチ3
01,302のアドレスバスとが双方向関係にある。

413はバス放棄認識監視アドレス出力部であって、監
視アドレスラッチ部14によってラッチされた監視アドレ
スをCPU1がバス放棄中のみ後段に出力させるようにした
ものである。

イネーブル信号ENが発生した場合のみ、監視アドレス
ラッチ部14によってラッチされた監視アドレスは記憶制
御部23のラッチ回路501にラッチされる。この結果、ラ
ッチ回路501の監視アドレスとキャッシュのタグ部502に
格納されている各セットの登録済のアドレスとがその比
較器502aによって比較され、この比較結果はラッチ回路
503を介して各セット対応の有効／無効ビットとして書
込まれる。

また、同時に、イネーブル信号ENが発生した場合の
み、内部クロック信号P0に同期して、アドレス入出力部
241のスルーラッチ301のアドレスのうち実行保留アドレ
スとしての28ビットとスルーラッチ412にラッチされた
監視アドレスとが比較器601によって比較され、この比
較結果はスルーラッチ602に格納される。すなわち、CPU
1が主記憶装置３に対してワード単位でデータを連続し
てフェッチし、一ブロックをまとめてキャッシュインす
るブロックアクセス中にあってCPU1のバス放棄中にあれ
ば、比較器601の比較結果であるラッチ回路602の値に応
じてバスオペレーション制御部603は実行保留動作の中
断もしくはバス再獲後の継続動作を実行する。たとえ
ば、実行保留アドレスと監視アドレスとが一致すればバ
スオペレーション制御部603は記憶制御部23のアクセス
制御部604に対し実行保留動作の中断を指示し、他方、
一致がなければバスオペレーション制御部603は記憶制
御部23のメモリ管理制御部604に対しバス獲得後継続動
作を指示する。

なお、バスアクセス制御部242のバスオペレーション
制御部603は記憶制御部23のアクセス制御部604のコマン
ド実行要求信号に対して実行応答であるコマンド実行終
了信号を送出するものである。

第５図はさらに第４図の回路の詳細な回路図、第６図
は第５図のＤフリップフロップFF1〜FF7の回路図、第7A
図は第５図の回路401,402の回路動作を示すタイミング
図、第7B図は第５図の回路403,404,408,409の回路動作
を示すタイミング図である。

なお、第５図の回路はCPU1の４つの内部クロック信号
P0,P1,P2,P3（第7A図、第7B図の最上段の数字は当該ク
ロック信号を示す）によって同期して動作する。

以下、第５図の回路について第7A図、第7B図を参照し
て説明する。

ストローブ有効一定期間加工部401はインバータG₁、
ナンド回路G₂により構成されている。また、多数並列ス
トローブ有効検出部402においては、４つの直列３段接
続のスルーラッチLA1〜LA3,LA4〜LA6,LA7〜LA9,LA10〜L
A12を並列接続してあり、さらに、アンド回路G₃、ナン
ド回路G₄を設けてある、すなわち、ストローブ信号▲
▼が立下ると、第7A図に示すごとく、ナンド回路G₂の
信号S₁は立下る。ストローブ信号▲▼がローレベル
である間は、３段直列接続のスルーラッチが内部クロッ
ク信号P0,P1,P2,P3によって該ローレベルを通過させて
いくが、この場合、アンド回路G₃の少なくとも１つの入
力がローレベルとなるとアンド回路G₃の出力S₁₄は立下
るので最初にローレベルを取込んだスルーラッチLA1,LA
4,LA7,LA10の１つが多段並列ストローブ有効検出部402
の動作を決定する。たとえば１段目のスルーラッチLA1,
LA4,LA7,LA10のうちLA1がクロック信号P0によってロー
レベルを通過させ、次いで、２段目のスルーラッチLA2
がクロック信号P2によってスルーラッチLA1を通過した
ローレベル出力を通過させ、さらに３段目のスルーラッ
チLA3がクロック信号P0によってスルーラッチLA2を通過
したローレベル出力を通過させ、この結果、アンド回路
G₃の出力S₁₄が立上る。この期間は、クロック信号P0→P
2→P0によって行われるので、１マシンサイクルに相当
する。従って、ストローブ信号▲▼が１マシンサイ
クル以上にローレベルを保持すると、ナンド回路G₂の出
力S₁はアンド回路G₃の出力S₁₄によって強制的に立上る
ことになる。このように、ストローブ信号▲▼の有
効期間信号S₁は１マシンサイクル相当以上にならず、従
って、ストローブ信号▲▼のローレベルが長くなっ
ても、後段の回路動作は１回しか行わないことになり、
電力消費の点で有利である。

なお、ナンド回路G₄はスレーブパルス生成部403のた
めのものである。すなわち、ナンド回路G₄は、３段直列
接続のうち２段目のスルーラッチLA2,LA5,LA8,LA11の各
出力に接続されている。１段目と２段目のスルーラッチ
の動作は２クロック分だけ遅れており、この場合にも、
ナンド回路G₄の少なくとも１つの入力がローレベルにな
るとナンド回路G₄の出力S₁₅は立上るので、最初にロー
レベルが通過したスルーラッチLA1,LA4,LA7,LA10の１つ
がナンド回路G₄の動作を決定する。従って、ナンド回路
G₄はストローブ信号▲▼の立下り後２クロック分だ
け遅れて２クロック分のパルス信号S₁₅を発生する。

スレーブパルス生成部403としてのゲートG₅には、上
述のナンド回路G₄出力S₁₅と共にストローブ信号▲
▼が供給されている。従って、ゲートG₅は、ストローブ
信号▲▼の立下り後に１クロック分のパルス信号S
₁₆を生成する。このパルス信号S₁₆はリード／ライト信
号ラッチ回路の２段目のラッチとしてのスルーラッチLA
14（407）および監視アドレスラッチ回路の２段目のラ
ッチとしてのスルーラッチLA16（411）を動作させる。
なお、各回路の１段目のラッチとしてのスルーラッチLA
13（405）およびスルーラッチLA15（410）はストローブ
信号▲▼によって動作する。また、上述のごとく、
アンド回路G₆（406）の存在のために、リード／ライト
信号ラッチ回路12はCPU1のバス放棄中でなければ動作し
ない。

同期化指定位相パルス検出部404においては、３つの
直列２段接続のＤフリップフロップFF1,FF2;FF3,FF4;FF
5,FF6を並列接続し、これらにアンド回路G₇を接続し、
さらに、ＤフリップフロップFF7を接続する。有効期間
信号S₁がローレベルである間は、内部クロック信号P0,P
2,03によってＤフリップフロップFF1,FF3,FF5が該ロー
レベルを取込んでいくが、この場合、アンド回路G₇の少
なくとも１つの入力がローレベルとなるとアンド回路G₇
の出力S₂₃は立下るので、最初にローレベルを取込んだ
ＤフリップフロップFF1,FF3,FF5の１つが同期化指定位
相パルス検出部404の動作を決定する。たとえば、１段
目のＤフリップフロップFF1,FF3,FF5のうちFF1がクロッ
ク信号P0によってローレベルを取込み、次いで、２段目
のＤフリップフロップFF2がクロック信号P1によってＤ
フリップフロップFF1のローレベル出力を取込み、この
結果、アンド回路G₇の出力S₁₃がローレベルとなり、次
いで、ＤフリップフロップFF1がセットされる。その
後、ＤフリップフロップFF1がハイレベルを取込むのは
クロック信号P0により、さらに、ＤフリップフロップFF
2がＤフリップフロップFF1のハイレベル出力S₁₇を取込
むのはクロック信号P1による。従って、アンド回路G₇の
出力S₂₃がローレベルとなる時点（クロック信号P1）か
らハイレベル時点（クロック信号P1）までの期間は１マ
シンサイクルとなる。しかるに、ＤフリップフロップFF
7はクロック信号P3によってセットされ、クロック信号P
2によって動作するので、アンド回路G₇の出力S₂₃が１マ
シンサイクル間ローレベルであれば必ずクロック信号P2
の指定位相でＤフリップフロップFF7の出力S₂₄はローレ
ベルとなる。つまり、ストローブ信号▲▼の有効期
間S₁に対して同期化された指定位相でパルス信号が検出
されることになる。

書込み信号がリード／ライト信号ラッチ部12によって
ラッチされ、且つ同期化指定位相パルスS₂₄が検出され
た場合にのみ、イネーブル信号の生成のためのノア回路
G₈の出力S₂₅は指定位相P2に同期した正のパルスとな
る。この結果、このパルス信号S₂₅は監視アドレスラッ
チ部14のスルーラッチLA17のスレーブ信号となる。

アンド回路G₉、およびナンド回路G₁₀およびＰチャネ
ルトランジスタQ_Nに構成されるバス放棄認識監視アドレ
ス出力部413はラッチされた監視アドレスをCPU1のバス
放棄中の条件のもとでクロック信号P0の指定位相で監視
アドレスとして記憶制御部23のラッチ回路501（第４
図）に送出するためのものである。すなわち、クロック
信号P2によってノードＮはＰチャネルトランジスタQ_Pに
よってプリチャージされてハイレベル電位V_CCとなり、
他方、CPU1のバス放棄中にあっては、アンド回路G₉の出
力はクロック信号P0に同期してハイレベルとなり、この
結果、監視アドレスの“1",“0"に応じてＮチャネルト
ランジスタQ_Nはオンとなる。たとえば、“0"であればト
ランジスタQ_Nはオンとなり、ノードＮは放電されてGND
となり、他方“1"であればトランジスタQ_Nはオフとな
り、ノードＮの電位はV_CCを保持する。

RSフリップフロップFF8、スルーラッチLA18、ノア回
路G₁₁は第４図の監視アドレスイネーブル信号遅延部409
を構成する。すなわち、クロック信号P2に同期したハイ
レベルパルス信号S₂₅が発生すると、RSフリップフロッ
プFF8がセットされその出力Ｑ（S₂₆）がハイレベルとな
り、また同時に、スルーラッチLA18をクロック信号P2に
同期して動作するのでその出力S₂₇はローレベルとな
る。次いで、RSフリップフロップFF8がクロック信号P0
によってリセットされ、さらに、スルーラッチLA18がRS
フリップフロップFF8のの出力（ハイレベル）をクロ
ック信号P2によって通過させる。この結果、ノア回路G
₁₁の出力はクロック信号P0により立上りクロック信号P2
により立下る正のパルス信号となる。つまり、イネーブ
ル信号ENはノア回路G₈の出力S₂₅を２クロック分（P2→P
0）だけ遅延させた信号である。

ストローブ信号▲▼の有効期間が内部クロック信
号に同期して検出され、CPU1のバス放棄中にリード／ラ
イト信号ラッチ部12によって書込み信号がラッチされ、
監視アドレスラッチ部14によって監視アドレスがラッチ
され、且つイネーブル信号ENが発生すると、第４図のキ
ャッシュ502のタグ部の比較器502aにおいて、監視アド
レスと登録済のアドレスとが比較され、一致していれば
有効／無効ビットが無効とされる（たとえば“0"）。こ
の結果、１ブロック分のデータが無効化される。

さらに、イネーブル信号ENが発生すると、クロック信
号P0に同期して実行保留アドレスと監視アドレスとの比
較のための比較器601の動作が行われ、この比較結果は
ラッチ回路602に格納される。

なお、上述の実施例においては、CPU1に１つのキャッ
シュたとえば命令用キャッシュを設けた場合であるが、
本発明は命令用およびデータ用の２つのキャッシュを設
けた場合にも適用し得る。

〔発明の効果〕

以上説明したように本発明によれば、キャッシュ内蔵
プロセッサの内部に、外部デバイスのバスを介した主記
憶への書込み動作を監視するハードウェアを設けたの
で、プロセッサの主記憶へのブロックアクセス中にあっ
ても、外部デバイスからのバス要求に応じることができ
る。さらに、本発明のキャッシュ内蔵プロセッサによれ
ば、プロセッサの主記憶へのブロックアクセスの保留中
に当該ブロックが外部デバイスにより書込まれたときに
は、該プロセッサの実行保留動作を中断し、また、当該
ブロックが何ら書込み動作されなければプロセッサはバ
ス再獲得後継続動作を実行するようにしたので、無駄な
処理を低減して全体的な処理速度を向上することができ
る。

【図面の簡単な説明】

第１図は本発明の基本構成を示すブロック回路図、第２図は本発明に係るキャッシュ内蔵プロセッサを含む
DMA転送システムを示すブロック回路図、第３図は第２図のCPUの詳細を示すブロック回路図、第４図は第３図のバスアクセス制御部およびその周辺の
詳細なブロック回路図、第５図は第４図のバスアクセス制御部のさらに詳細なブ
ロック回路図、第６図は第５図にＤフリップフロップの論理回路図、第7A図、第7B図は第５図の回路動作を示すタイミング
図、第８図はブロックアクセスを説明する図である。１…キャッシュ内蔵CPU、1a…キャッシュ、２…DMAC、
３…主記憶装置、４…バス、11…同期化ストローブ信号
有効期間検出部、12…リード／ライト信号ラッチ部、13
…監視アドレスイネーブル信号生成部、14…監視アドレ
スラッチ部、15（601）…比較部。

Claims

【特許請求の範囲】

【請求項１】バスサイクル生成実行を可能とする外部デ
バイス（２）および外部記憶装置（３）がバス（４）を
介して非同期接続され得、命令用またはデータ用のキャ
ッシュ（1a）を内蔵するプロセッサであって、前記外部デバイスから前記バスへデータアクセス時に送
出されるストローブ信号を検出してその有効期間を内部
クロックに同期させる同期化ストローブ信号有効期間検
出部（11）と、該ストローブ信号の有効期間が前記内部クロックに同期
したときに前記プロセッサのバス放棄中にあって前記外
部デバイスから前記バスへのリード／ライト信号（R/
W）を前記ストローブ信号で取込むリード／ライト信号
ラッチ部（12）と、前記プロセッサが前記外部記憶装置に対してワード単位
でデータを連続してフェッチし、一ブロックをまとめて
キャッシュインするブロックアクセス中にあって該プロ
セッサのバス放棄中に該プロセッサが実行する予定の実
行保留アドレスを前記ストローブ信号でラッチする実行
保留アドレスラッチ部（13）と、前記ストローブ信号の有効期間が前記内部クロックに同
期したときに前記外部デバイスから前記バスへのアクセ
スアドレスを監視アドレスとして前記ストローブ信号で
取込む監視アドレスラッチ部（14）と、前記ストローブ信号の有効期間が前記内部クロックに同
期したときにあり且つ前記リード／ライト信号が前記外
部デバイスのライト動作を示すときに前記実行保留アド
レスラッチ部のアドレスと前記監視アドレスラッチ部に
取込まれた監視アドレスとをブロック単位で比較する比
較部（15）とを具備し、該比較部の比較結果に応じて前記ブロックアクセス動作
を継続するか否かを判別するようにしたキャッシュ内蔵
プロセッサ。
【請求項２】前記ストローブ信号がアドレスの有効を示
す信号（AS）もしくはデータの有効を示す信号（DS）で
ある請求項１に記載のキャッシュ内蔵プロセッサ。
【請求項３】前記ストローブ信号の有効期間が前記内部
クロックに同期されて１マシンサイクル期間もしくはそ
れ以下とされる請求項１に記載のキャッシュ内蔵プロセ
ッサ。
【請求項４】前記リード／ライト信号ラッチ部（12）は
前記リード／ライト信号を前記ストローブ信号の立上り
もしくは立下りエッジによりラッチする請求項１に記載
のキャッシュ内蔵プロセッサ。
【請求項５】前記監視アドレスラッチ部（14）は前記ア
クセスアドレスを前記ストローブ信号の立上りもしくは
立下りエッジによりラッチする請求項１に記載のキャッ
シュ内蔵プロセッサ。