JPH0778765B2 - キャッシュ内蔵プロセッサ - Google Patents
キャッシュ内蔵プロセッサInfo
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- JPH0778765B2 JPH0778765B2 JP63223471A JP22347188A JPH0778765B2 JP H0778765 B2 JPH0778765 B2 JP H0778765B2 JP 63223471 A JP63223471 A JP 63223471A JP 22347188 A JP22347188 A JP 22347188A JP H0778765 B2 JPH0778765 B2 JP H0778765B2
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Description
【発明の詳細な説明】 〔概要〕 マイクロプロセッサ、特に、マルチプロセッサシステム
もしくは直接メモリアクセス（DMA）転送システム等に
用いられるキャッシュ内蔵プロセッサに関し、 マルチプロセッサシステムもしくはDMA転送システムの
製造コストを低下させることを目的とし、 バスサイクル生成実行を可能とする外部デバイスがバス
を介して非同期接続され得、命令用またはデータ用のキ
ャッシュを内蔵するプロセッサであって、前記外部デバ
イスから前記バスへデータアクセス時に送出されるスト
ローブ信号を検出してその有効期間を内部クロックに同
期させる同期化ストローブ信号有効期間検出部と、該ス
トローブ信号の有効期間が前記内部クロックに同期した
ときに前記プロセッサのバス放棄中にあって前記外部デ
バイスから前記バスへのリード／ライト信号を前記スト
ローブ信号で取込むリード／ライト信号ラッチ部と、前
記ストローブ信号の有効期間が前記内部クロックに同期
したときにあり且つ前記リード／ライト信号が前記外部
デバイスのライト動作を示すときにイネーブル信号を発
生する監視アドレスイネーブル信号生成部と、前記スト
ローブ信号の有効期間が前記内部クロックに同期したと
きに前記外部デバイスから前記バスへのアクセスアドレ
スを監視アドレスとして前記ストローブ信号で取込む監
視アドレスラッチ部と、前記イネーブル信号が発生した
ときに前記監視アドレスラッチ部に取込まれた監視アド
レスと前記キャッシュのタグ部に登録済のアドレスとを
比較する比較部と、を具備し、該比較部の比較結果に応
じて前記キャッシュのタグ部に登録済のアドレスの有効
／無効を示すビットを決定するように構成する。
もしくは直接メモリアクセス（DMA）転送システム等に
用いられるキャッシュ内蔵プロセッサに関し、 マルチプロセッサシステムもしくはDMA転送システムの
製造コストを低下させることを目的とし、 バスサイクル生成実行を可能とする外部デバイスがバス
を介して非同期接続され得、命令用またはデータ用のキ
ャッシュを内蔵するプロセッサであって、前記外部デバ
イスから前記バスへデータアクセス時に送出されるスト
ローブ信号を検出してその有効期間を内部クロックに同
期させる同期化ストローブ信号有効期間検出部と、該ス
トローブ信号の有効期間が前記内部クロックに同期した
ときに前記プロセッサのバス放棄中にあって前記外部デ
バイスから前記バスへのリード／ライト信号を前記スト
ローブ信号で取込むリード／ライト信号ラッチ部と、前
記ストローブ信号の有効期間が前記内部クロックに同期
したときにあり且つ前記リード／ライト信号が前記外部
デバイスのライト動作を示すときにイネーブル信号を発
生する監視アドレスイネーブル信号生成部と、前記スト
ローブ信号の有効期間が前記内部クロックに同期したと
きに前記外部デバイスから前記バスへのアクセスアドレ
スを監視アドレスとして前記ストローブ信号で取込む監
視アドレスラッチ部と、前記イネーブル信号が発生した
ときに前記監視アドレスラッチ部に取込まれた監視アド
レスと前記キャッシュのタグ部に登録済のアドレスとを
比較する比較部と、を具備し、該比較部の比較結果に応
じて前記キャッシュのタグ部に登録済のアドレスの有効
／無効を示すビットを決定するように構成する。
本発明はマイクロプロセッサ、特に、マルチプロセッサ
システムもしくは直接メモリアクセス（DMA）転送シス
テム等に用いられるキャッシュ内蔵プロセッサに関す
る。
システムもしくは直接メモリアクセス（DMA）転送シス
テム等に用いられるキャッシュ内蔵プロセッサに関す
る。
従来のキャッシュ内蔵プロセッサを有するマルチプロセ
ッサシステムもしくはDMA転送システムにおいては、第
８図に示すように、高速バッファメモリ（キャッシュ）
1aを内蔵するワンチッププロセッサ（CPU）１、外部デ
バイスとしてのDMA制御装置（DMAC）２および主記憶装
置（MS）３がバス４を介して接続されている。ここで、
CPU1とDMACとは共にマスタとなり得るデバイスであって
非同期で動作する。CPU1が動作中において、DMAC2から
のバス権要求を検出すると、CPU1は現在実行中のバスサ
イクル終了後にバスマスタ権をDMAC2に譲渡する。この
時点でバスマスタ権がDMAC2に移る。この結果、DMAC2が
主記憶装置３に対してバスサイクルを実行する。
ッサシステムもしくはDMA転送システムにおいては、第
８図に示すように、高速バッファメモリ（キャッシュ）
1aを内蔵するワンチッププロセッサ（CPU）１、外部デ
バイスとしてのDMA制御装置（DMAC）２および主記憶装
置（MS）３がバス４を介して接続されている。ここで、
CPU1とDMACとは共にマスタとなり得るデバイスであって
非同期で動作する。CPU1が動作中において、DMAC2から
のバス権要求を検出すると、CPU1は現在実行中のバスサ
イクル終了後にバスマスタ権をDMAC2に譲渡する。この
時点でバスマスタ権がDMAC2に移る。この結果、DMAC2が
主記憶装置３に対してバスサイクルを実行する。
他方、キャッシュ1aには、主記憶装置３の記憶内容のう
ちCPU1の使用頻度の高いデータが予め記憶されている。
すなわち、主記憶装置３の記憶内容とキャッシュ1aの有
効な記憶内容とは一致していなければならず、従って、
DMAC2にバスマスタ権が移って主記憶装置３の記憶内容
がDMAC2によって書直されたときには、当該記憶内容が
キャッシュ1aの記憶内容に対応するのであれば、キャッ
シュ1aのその記憶内容は無効化されなければならない。
ちCPU1の使用頻度の高いデータが予め記憶されている。
すなわち、主記憶装置３の記憶内容とキャッシュ1aの有
効な記憶内容とは一致していなければならず、従って、
DMAC2にバスマスタ権が移って主記憶装置３の記憶内容
がDMAC2によって書直されたときには、当該記憶内容が
キャッシュ1aの記憶内容に対応するのであれば、キャッ
シュ1aのその記憶内容は無効化されなければならない。
このため、DMAC2による主記憶装置３上の記憶内容の書
込み動作に伴ない、キャッシュ1aの対応する記憶内容を
無効化するために、CPU1とバス４との間にリプレース監
視回路（専用LSI）５が設けられており、これによりDMA
C2による主記憶装置３への書込み動作のみがリプレース
監視回路５によって監視される。すなわち、DMAC2によ
る主記憶装置４への書込みアドレスはバス４を介してリ
プレース監視回路５に供給され、キャッシュ1aのセット
数を指定できる分の下位アドレスをデコードしてロケー
ションタグ（TAG）中のワードを検索し、デコード分を
除く上位アドレスをタグRAMから読出して上記書込みア
ドレスと比較する。この結果、一致していれば、リプレ
ース監視回路５はキャッシュ1aの該当セットの無効化を
行う。また、リプレース監視回路５からCPU1への制御線
は、CPU1が命令、データ共に専用のキャッシュを内蔵し
ていればその切分けを行う制御信号、セットのクリアか
全セットのクリアかを指定する制御信号、セット指定分
のアドレス信号を送出するための信号線を含む。
込み動作に伴ない、キャッシュ1aの対応する記憶内容を
無効化するために、CPU1とバス４との間にリプレース監
視回路（専用LSI）５が設けられており、これによりDMA
C2による主記憶装置３への書込み動作のみがリプレース
監視回路５によって監視される。すなわち、DMAC2によ
る主記憶装置４への書込みアドレスはバス４を介してリ
プレース監視回路５に供給され、キャッシュ1aのセット
数を指定できる分の下位アドレスをデコードしてロケー
ションタグ（TAG）中のワードを検索し、デコード分を
除く上位アドレスをタグRAMから読出して上記書込みア
ドレスと比較する。この結果、一致していれば、リプレ
ース監視回路５はキャッシュ1aの該当セットの無効化を
行う。また、リプレース監視回路５からCPU1への制御線
は、CPU1が命令、データ共に専用のキャッシュを内蔵し
ていればその切分けを行う制御信号、セットのクリアか
全セットのクリアかを指定する制御信号、セット指定分
のアドレス信号を送出するための信号線を含む。
しかしながら、第８図に示すごとく、リプレース監視回
路５を外部回路として設けることはシステムの製造コス
トの増大を招くという課題がある。
路５を外部回路として設けることはシステムの製造コス
トの増大を招くという課題がある。
従って、本発明の目的は、マルチプロセッサシステムも
しくはDMA転送システムの製造コストを低下させること
にある。
しくはDMA転送システムの製造コストを低下させること
にある。
上述の課題を解決するための手段は第１図に示される。
すなわち、バスサイクル生成実行を可能とする外部デバ
イスたとえばDMACがバス４を介して非同期接続され得、
命令用またはデータ用のキャッシュ1aを内蔵するプロセ
ッサ（CPU）が、同期化ストローブ信号有効期間検出部1
1、リード／ライト信号ラッチ部12、イネーブル信号発
生部13、監視アドレスラッチ部14、および比較部15をさ
らに内蔵している。ここで、同期化ストローブ信号有効
期間検出部11は外部デバイス２からバス４へデータアク
セス時に送出されるストローブ信号▲▼を検出して
その有効期間を内部クロックに同期させる。ストローブ
信号▲▼の有効期間が内部クロックに同期したとき
に、リード／ライト信号ラッチ部12はプロセッサのバス
放棄中にあって外部デバイス２からバス４へのリード／
ライト信号R/をストローブ信号で取込む。また、スト
ローブ信号▲▼の有効期間が内部クロックに同期し
たときにあり且つリード／ライト信号R/が外部デバイ
ス２のライト動作を示すときに、監視アドレスイネーブ
ル信号生成部13はイネーブル信号ENを発生する。さら
に、ストローブ信号▲▼の有効期間が内部クロック
に同期したときに、監視アドレスラッチ部14は外部デバ
イス２からバス４へのアクセスアドレスADDをストロー
ブ信号▲▼で監視アドレスとして取込む。この結
果、イネーブル信号ENが発生したときに、比較部15は監
視アドレスラッチ部14に取込まれた監視アドレスADDと
キャッシュ1aのタグ部に登録済のアドレスとを比較す
る。そして、比較部15の比較結果に応じてキャッシュ1a
のタグ部に登録済のアドレスの有効／無効を示すビット
を決定するようにしたものである。
すなわち、バスサイクル生成実行を可能とする外部デバ
イスたとえばDMACがバス４を介して非同期接続され得、
命令用またはデータ用のキャッシュ1aを内蔵するプロセ
ッサ（CPU）が、同期化ストローブ信号有効期間検出部1
1、リード／ライト信号ラッチ部12、イネーブル信号発
生部13、監視アドレスラッチ部14、および比較部15をさ
らに内蔵している。ここで、同期化ストローブ信号有効
期間検出部11は外部デバイス２からバス４へデータアク
セス時に送出されるストローブ信号▲▼を検出して
その有効期間を内部クロックに同期させる。ストローブ
信号▲▼の有効期間が内部クロックに同期したとき
に、リード／ライト信号ラッチ部12はプロセッサのバス
放棄中にあって外部デバイス２からバス４へのリード／
ライト信号R/をストローブ信号で取込む。また、スト
ローブ信号▲▼の有効期間が内部クロックに同期し
たときにあり且つリード／ライト信号R/が外部デバイ
ス２のライト動作を示すときに、監視アドレスイネーブ
ル信号生成部13はイネーブル信号ENを発生する。さら
に、ストローブ信号▲▼の有効期間が内部クロック
に同期したときに、監視アドレスラッチ部14は外部デバ
イス２からバス４へのアクセスアドレスADDをストロー
ブ信号▲▼で監視アドレスとして取込む。この結
果、イネーブル信号ENが発生したときに、比較部15は監
視アドレスラッチ部14に取込まれた監視アドレスADDと
キャッシュ1aのタグ部に登録済のアドレスとを比較す
る。そして、比較部15の比較結果に応じてキャッシュ1a
のタグ部に登録済のアドレスの有効／無効を示すビット
を決定するようにしたものである。
上述の手段によれば、外部デバイス２はプロセッサ１に
対して非同期に動作するが、外部デバイス２からバス４
（主記憶装置３）への書込み動作のみがプロセッサ１の
内蔵のハードウエアで監視され、アクセスアドレスを監
視アドレスとしてプロセッサ内部に取込まれ、キャッシ
ュ1aの記憶内容の有効／無効が判断される。
対して非同期に動作するが、外部デバイス２からバス４
（主記憶装置３）への書込み動作のみがプロセッサ１の
内蔵のハードウエアで監視され、アクセスアドレスを監
視アドレスとしてプロセッサ内部に取込まれ、キャッシ
ュ1aの記憶内容の有効／無効が判断される。
第２図は本発明に係るキャッシュ内蔵プロセッサを含む
DMA転送システムを示す回路図である。第２図において
は、CUP1′は第８図のリプレース監視回路５の機能をも
有している。
DMA転送システムを示す回路図である。第２図において
は、CUP1′は第８図のリプレース監視回路５の機能をも
有している。
第３図は第２図のCPU1′の詳細を示すブロック回路図で
ある。第３図において、命令制御部21は、命令を格納す
る命令キュー211、命令をデコードする命令デコーダ21
2、内部並列処理を円滑に行うことを目的とするパイプ
ライン制御部213、デコードされた命令にもとづき種々
の制御信号を発生するμ−ROM214等により構成される。
命令実行部22は、アドレス発生回路221、レジスタファ
イル222、演算部223等により構成され、各部は命令制御
部21によって制御される。記憶制御部23は、命令アクセ
ス制御部231およびオペランドアクセス制御部232により
構成され、各制御部231（232）はアドレス変換バッファ
（TLB）231a（232a）およびキャッシュ231b（232b）を
有している。バス制御部24は、アドレス入出力部241、
バスアクセス制御部242およびデータ入出力部243を有し
ている。ここで、バスアクセス制御部242が第８図のリ
プレース監視回路５の機能を有している。
ある。第３図において、命令制御部21は、命令を格納す
る命令キュー211、命令をデコードする命令デコーダ21
2、内部並列処理を円滑に行うことを目的とするパイプ
ライン制御部213、デコードされた命令にもとづき種々
の制御信号を発生するμ−ROM214等により構成される。
命令実行部22は、アドレス発生回路221、レジスタファ
イル222、演算部223等により構成され、各部は命令制御
部21によって制御される。記憶制御部23は、命令アクセ
ス制御部231およびオペランドアクセス制御部232により
構成され、各制御部231（232）はアドレス変換バッファ
（TLB）231a（232a）およびキャッシュ231b（232b）を
有している。バス制御部24は、アドレス入出力部241、
バスアクセス制御部242およびデータ入出力部243を有し
ている。ここで、バスアクセス制御部242が第８図のリ
プレース監視回路５の機能を有している。
第４図は第３図のバスアクセス制御部242とその周辺の
詳細な回路図である。
詳細な回路図である。
第４図において、アドレス入出力部241は２つのスルー
ラッチ301,302によって構成され、たとえば32ビットの
バスをなしている。すなわち、図示しないクロックによ
ってスルーラッチ301がマスタ、スルーラッチ302がスレ
ーブとなり、記憶制御部23からバス４へアクセス要求ア
ドレスが送出される。
ラッチ301,302によって構成され、たとえば32ビットの
バスをなしている。すなわち、図示しないクロックによ
ってスルーラッチ301がマスタ、スルーラッチ302がスレ
ーブとなり、記憶制御部23からバス４へアクセス要求ア
ドレスが送出される。
バイアクセス制御部242のストローブ有効一定期間加工
部401および多段並列ストローブ有効検出部402は、第１
図の同期化ストローブ信号有効検出信号が１マシンサイ
クルより短かい場合にはそのストローブ信号▲▼と
同一の長さの信号S1を生成し、他方、たとえ１マシンサ
イクル（内部４相クロック信号CLKで決定される）より
長くてもクロック信号CLKに同期した１マシンサイクル
の信号S1を生成する。すなわち、１マシンサイクルもし
くはそれより短かい期間を有効期間として検出する。
部401および多段並列ストローブ有効検出部402は、第１
図の同期化ストローブ信号有効検出信号が１マシンサイ
クルより短かい場合にはそのストローブ信号▲▼と
同一の長さの信号S1を生成し、他方、たとえ１マシンサ
イクル（内部４相クロック信号CLKで決定される）より
長くてもクロック信号CLKに同期した１マシンサイクル
の信号S1を生成する。すなわち、１マシンサイクルもし
くはそれより短かい期間を有効期間として検出する。
403は後述するリード／ライト信号ラッチ部12および監
視アドレスラッチ部14のスレーブパルスを生成するスレ
ーブパルス生成部である。
視アドレスラッチ部14のスレーブパルスを生成するスレ
ーブパルス生成部である。
404はストローブ信号S1の同期化指定位相パルスを検出
して信号S24として送出する同期化指定位相パルス検出
回路であり、この信号S24は第１図の監視アドレスイネ
ーブル信号生成部３としてのノア回路408に供給され
る。
して信号S24として送出する同期化指定位相パルス検出
回路であり、この信号S24は第１図の監視アドレスイネ
ーブル信号生成部３としてのノア回路408に供給され
る。
スルーラッチ405、アンド回路406、スルーラッチ407は
第１図のリード／ライト信号ラッチ部12を構成し、この
場合、スルーラッチ405,407はマスタ、スレーブなる関
係を有する。スルーラッチ405はストローブ信号▲
▼によって動作し、スルーラッチ407はスレーブパルス
生成部403の信号S16によって動作する。なお、アンド回
路406を設けたのはリード／ライト信号ラッチ部12がCPU
1′のバス放棄中すなわち監視モード中の場合のみ動作
させるためである。この場合、CPU1′のバス放棄／獲得
信号はCPU1′内部で発生する。
第１図のリード／ライト信号ラッチ部12を構成し、この
場合、スルーラッチ405,407はマスタ、スレーブなる関
係を有する。スルーラッチ405はストローブ信号▲
▼によって動作し、スルーラッチ407はスレーブパルス
生成部403の信号S16によって動作する。なお、アンド回
路406を設けたのはリード／ライト信号ラッチ部12がCPU
1′のバス放棄中すなわち監視モード中の場合のみ動作
させるためである。この場合、CPU1′のバス放棄／獲得
信号はCPU1′内部で発生する。
409はイネーブル信号を生成するための回路であって、
リード／ライト信号ラッチ回路12が書込み信号をラッチ
した場合にのみ同期化指定位相パルス検出部404の信号S
24に応じて監視アドレスイネーブル信号として作用する
信号S25を生成する。この信号S25は監視アドレスイネー
ブル信号遅延部409によって遅延されてイネーブル信号E
Nとなる。
リード／ライト信号ラッチ回路12が書込み信号をラッチ
した場合にのみ同期化指定位相パルス検出部404の信号S
24に応じて監視アドレスイネーブル信号として作用する
信号S25を生成する。この信号S25は監視アドレスイネー
ブル信号遅延部409によって遅延されてイネーブル信号E
Nとなる。
スルーラッチ410,411,412は第１図の監視アドレスラッ
チ回路14を構成し、キャッシュを16バイト１ブロックで
構成したとすれば、DMAC2のアクセスアドレスの上位28
ビットをラッチする。この場合、スルーラッチ410,411
はマスタ、スレーブの関係を有し、スルーラッチ411,41
2もマスタ、スレーブの関係を有する。スルーラッチ410
はストローブ信号▲▼によって動作し、スルーラッ
チ411はスレーブパルス生成部403の出力S12によって動
作し、スルーラッチ412はノア回路408の出力S25によっ
て動作する。なお、スルーラッチ410,411,412のアドレ
スバスとアドレス出力部241のスルーラッチ301,302のア
ドレスバスとが双方向関係にある。
チ回路14を構成し、キャッシュを16バイト１ブロックで
構成したとすれば、DMAC2のアクセスアドレスの上位28
ビットをラッチする。この場合、スルーラッチ410,411
はマスタ、スレーブの関係を有し、スルーラッチ411,41
2もマスタ、スレーブの関係を有する。スルーラッチ410
はストローブ信号▲▼によって動作し、スルーラッ
チ411はスレーブパルス生成部403の出力S12によって動
作し、スルーラッチ412はノア回路408の出力S25によっ
て動作する。なお、スルーラッチ410,411,412のアドレ
スバスとアドレス出力部241のスルーラッチ301,302のア
ドレスバスとが双方向関係にある。
413はバス放棄認識監視アドレス出力部であって、監視
アドレススラッチ部14によってラッチされた監視アドレ
スをCPU1′がバス放棄中のみ後段に出力させるようにし
たものである。
アドレススラッチ部14によってラッチされた監視アドレ
スをCPU1′がバス放棄中のみ後段に出力させるようにし
たものである。
イネーブル信号ENが発生した場合のみ、監視アドレスラ
ッチ部14によってラッチされた監視アドレスは記憶制御
部23のラッチ回路501にラッチされる。この結果、ラッ
チ回路501の監視アドレスとキャッシュのタグ部502に格
納されている各セットの登録済のアドレスとがその比較
器502aによって比較され、この比較結果はラッチ回路50
3を介して各セット対応の有効／無効ビットとして書込
まれる。
ッチ部14によってラッチされた監視アドレスは記憶制御
部23のラッチ回路501にラッチされる。この結果、ラッ
チ回路501の監視アドレスとキャッシュのタグ部502に格
納されている各セットの登録済のアドレスとがその比較
器502aによって比較され、この比較結果はラッチ回路50
3を介して各セット対応の有効／無効ビットとして書込
まれる。
なお、バスアクセス制御部242のバスオペレーション制
御部601は記憶制御部23のアクセス制御部602のコマンド
実行要求信号に対して実行応答であるコマンド実行終了
信号を送出するものである。
御部601は記憶制御部23のアクセス制御部602のコマンド
実行要求信号に対して実行応答であるコマンド実行終了
信号を送出するものである。
第５図はさらに第４図の回路の詳細な回路図、第６図は
第５図のＤフリップフロップのFF1〜FF7の回路図、第7A
図は第５図の回路401,402の回路動作を示すタイミング
図、第7B図は第５図の回路403,404,408,409の回路動作
を示すタイミング図である。
第５図のＤフリップフロップのFF1〜FF7の回路図、第7A
図は第５図の回路401,402の回路動作を示すタイミング
図、第7B図は第５図の回路403,404,408,409の回路動作
を示すタイミング図である。
なお、第５図の回路はCPU1′の４つの内部クロック信号
P0,P1,P2,P3（第7A図、第7B図の最上段の数字は当該ク
ロック信号を示す）によって同期して動作する。
P0,P1,P2,P3（第7A図、第7B図の最上段の数字は当該ク
ロック信号を示す）によって同期して動作する。
以下、第５図の回路について第7A図、第7B図を参照して
説明する。
説明する。
ストローブ有効一定期間加工部401はインバータG1、ナ
ンド回路G2により構成されている。また、多段並列スト
ローブ有効検出部402においては、４つの直列３段接続
のスルーラッチLA1〜LA3,LA4〜LA6,LA7〜LA9,LA10〜LA1
2を並列接続してあり、さらに、アンド回路G3、ナンド
回路G4を設けてある、すなわち、ストローブ信号▲
▼が立下ると、第7A図に示すごとく、ナンド回路G2の信
号S1は立下る。ストローブ信号▲▼がローレベルで
ある間は、３段直列接続のスルーラッチが内部クロック
信号P0,P1,P2,P3によって該ローレベルを通過させてい
くが、この場合、アンド回路G3の少なくとも１つの入力
がローレベルとなるとアンド回路G3の出力S14は立下る
ので、最初にローレベルを通過させたスルーラッチLA1,
LA4,LA7,LA10の１つが多段並列ストローブ有効検出部40
2の動作を決定する。たとえば１段目のスルーラッチLA
1,LA4,LA7,LA10のうちLA1がクロック信号P0によってロ
ーレベルを通過させ、次いで、２段目のスルーラッチLA
2がクロック信号P2によってスルーラッチLA1を通過した
ローレベル出力を通過させ、さらに、３段目のスルーラ
ッチLA3がクロック信号P0によってスルーラッチLA2のロ
ーレベル出力を通過させ、この結果、アンド回路G3の出
力S14が立上る。この期間は、クロック信号P0→P2→P0
によって行われるので、１マシンサイクルに相当する。
従って、ストローブ信号▲▼が１マシンサイクル以
上にローレベルを保持すると、ナンド回路G2の出力S1は
アンド回路G3の出力S14によって強制的に立上ることに
なる。このように、ストローブ信号▲▼の有効期間
信号S1は１マシンサイクル相当以上にならず、従って、
ストローブ信号▲▼のローレベルが長くなっても、
後段の回路動作は１回しか行わないことになり、電力消
費の点で有利である。
ンド回路G2により構成されている。また、多段並列スト
ローブ有効検出部402においては、４つの直列３段接続
のスルーラッチLA1〜LA3,LA4〜LA6,LA7〜LA9,LA10〜LA1
2を並列接続してあり、さらに、アンド回路G3、ナンド
回路G4を設けてある、すなわち、ストローブ信号▲
▼が立下ると、第7A図に示すごとく、ナンド回路G2の信
号S1は立下る。ストローブ信号▲▼がローレベルで
ある間は、３段直列接続のスルーラッチが内部クロック
信号P0,P1,P2,P3によって該ローレベルを通過させてい
くが、この場合、アンド回路G3の少なくとも１つの入力
がローレベルとなるとアンド回路G3の出力S14は立下る
ので、最初にローレベルを通過させたスルーラッチLA1,
LA4,LA7,LA10の１つが多段並列ストローブ有効検出部40
2の動作を決定する。たとえば１段目のスルーラッチLA
1,LA4,LA7,LA10のうちLA1がクロック信号P0によってロ
ーレベルを通過させ、次いで、２段目のスルーラッチLA
2がクロック信号P2によってスルーラッチLA1を通過した
ローレベル出力を通過させ、さらに、３段目のスルーラ
ッチLA3がクロック信号P0によってスルーラッチLA2のロ
ーレベル出力を通過させ、この結果、アンド回路G3の出
力S14が立上る。この期間は、クロック信号P0→P2→P0
によって行われるので、１マシンサイクルに相当する。
従って、ストローブ信号▲▼が１マシンサイクル以
上にローレベルを保持すると、ナンド回路G2の出力S1は
アンド回路G3の出力S14によって強制的に立上ることに
なる。このように、ストローブ信号▲▼の有効期間
信号S1は１マシンサイクル相当以上にならず、従って、
ストローブ信号▲▼のローレベルが長くなっても、
後段の回路動作は１回しか行わないことになり、電力消
費の点で有利である。
なお、ナンド回路G4はスレーブパルス生成部403のため
のものである。すなわち、ナンド回路G4は、３段直列接
続のうち２段目のスルーラッチLA2,LA5,LA8,LA11の各出
力に接続されている。１段目と２段目のスルーラッチの
動作は２クロック分だけ遅れており、この場合にも、ナ
ンド回路G4の少なくとも１つの入力がローレベルになる
とナンド回路G4の出力S15は立上るので、最初にローレ
ベルを通過したスルーラッチLA1,LA4,LA7,LA10の１つが
ナンド回路G4の動作を決定する。従って、ナンド回路G4
はストローブ信号▲▼の立下り後２クロック分だけ
遅れて２クロック分のパルス信号S15を発生する。
のものである。すなわち、ナンド回路G4は、３段直列接
続のうち２段目のスルーラッチLA2,LA5,LA8,LA11の各出
力に接続されている。１段目と２段目のスルーラッチの
動作は２クロック分だけ遅れており、この場合にも、ナ
ンド回路G4の少なくとも１つの入力がローレベルになる
とナンド回路G4の出力S15は立上るので、最初にローレ
ベルを通過したスルーラッチLA1,LA4,LA7,LA10の１つが
ナンド回路G4の動作を決定する。従って、ナンド回路G4
はストローブ信号▲▼の立下り後２クロック分だけ
遅れて２クロック分のパルス信号S15を発生する。
スレーブパルス生成部403としてのゲートG5には、上述
のナンド回路G4の出力S15と共にストローブ信号▲
▼が供給されている。従って、ゲートG5は、ストローブ
信号▲▼の立下り後に１クロック分のパルス信号S
16を生成する。このパルス信号S16はリード／ライト信
号ラッチ回路12の２段目のラッチとしてのスルーラッチ
LA14（407）および監視アドレスラッチ回路14の２段目
のラッチとしてのスルーラッチLA16（411）を動作させ
る。なお、各回路の１段目のラッチとしてのスルーラッ
チLA13（405）およびLA15（410）はストローブ信号▲
▼によって動作する。また、上述のごとく、アンド回
路G6（406）の存在のために、リード／ライト信号ラッ
チ回路12はCPU1′のバス放棄中でなければ動作しない。
のナンド回路G4の出力S15と共にストローブ信号▲
▼が供給されている。従って、ゲートG5は、ストローブ
信号▲▼の立下り後に１クロック分のパルス信号S
16を生成する。このパルス信号S16はリード／ライト信
号ラッチ回路12の２段目のラッチとしてのスルーラッチ
LA14（407）および監視アドレスラッチ回路14の２段目
のラッチとしてのスルーラッチLA16（411）を動作させ
る。なお、各回路の１段目のラッチとしてのスルーラッ
チLA13（405）およびLA15（410）はストローブ信号▲
▼によって動作する。また、上述のごとく、アンド回
路G6（406）の存在のために、リード／ライト信号ラッ
チ回路12はCPU1′のバス放棄中でなければ動作しない。
同期化指定位相パルス検出部404においては、３つの直
列２段接続のＤフリップフロップFF1,FF2;EF3,FF4;FF5;
FF6を並列接続し、これらにアンド回路G7を接続し、さ
らに、ＤフリップフロップFF7を接続する。有効期間信
号S1がローレベルである間は、内部クロック信号P0,P2,
P3によってＤフリップフロップFF1,FF3,FF5が該ローレ
ベルを取込んでいくが、この場合、アンド回路G7の少な
くとも１つの入力がローレベルとなるとアンド回路G7の
出力S23は立下るので、最初にローレベルを取込んだＤ
フリップフロップFF1,FF3,FF5の１つが同期化指定位相
パルス検出部404の動作を決定する。たとえば、１段目
のＤフリップフロップFF1,FF3,FF5のうちFF1がクロック
信号P0によってローレベルを取込み、次いで、２段目の
ＤフリップフロップFF2がクロック信号P1によってＤフ
リップフロップFF1のローレベル出力を取込み、この結
果、アンド回路G7の出力S13がローレベルとなり、次い
で、ＤフリップフロップFF1がセットされる。その後、
ＤフリップフロップFF1がハイレベルを取込むのはクロ
ック信号P0により、さらに、ＤフリップフロップFF2が
ＤフリップフロップFF1のハイレベル出力S17を取込むの
はクロック信号P1による。従って、アンド回路G7の出力
S23がローレベルとなる時点（クロック信号P1）からハ
イレベルとなる時点（クロック信号P1）までの期間は１
マシンサイクルとなる。しかるに、Ｄフリップフロップ
FF7はクロック信号P3によってセットされ、クロック信
号P2によって動作するので、アンド回路G7の出力S23が
１マシンサイクル間ローレベルであれば必ずクロック信
号P2の指定位相でＤフリップフロップFF7の出力S24はロ
ーレベルとなる。つまり、ストローブ信号▲▼の有
効期間S1に対して同期化された指定位相でパルス信号が
検出されることになる。
列２段接続のＤフリップフロップFF1,FF2;EF3,FF4;FF5;
FF6を並列接続し、これらにアンド回路G7を接続し、さ
らに、ＤフリップフロップFF7を接続する。有効期間信
号S1がローレベルである間は、内部クロック信号P0,P2,
P3によってＤフリップフロップFF1,FF3,FF5が該ローレ
ベルを取込んでいくが、この場合、アンド回路G7の少な
くとも１つの入力がローレベルとなるとアンド回路G7の
出力S23は立下るので、最初にローレベルを取込んだＤ
フリップフロップFF1,FF3,FF5の１つが同期化指定位相
パルス検出部404の動作を決定する。たとえば、１段目
のＤフリップフロップFF1,FF3,FF5のうちFF1がクロック
信号P0によってローレベルを取込み、次いで、２段目の
ＤフリップフロップFF2がクロック信号P1によってＤフ
リップフロップFF1のローレベル出力を取込み、この結
果、アンド回路G7の出力S13がローレベルとなり、次い
で、ＤフリップフロップFF1がセットされる。その後、
ＤフリップフロップFF1がハイレベルを取込むのはクロ
ック信号P0により、さらに、ＤフリップフロップFF2が
ＤフリップフロップFF1のハイレベル出力S17を取込むの
はクロック信号P1による。従って、アンド回路G7の出力
S23がローレベルとなる時点（クロック信号P1）からハ
イレベルとなる時点（クロック信号P1）までの期間は１
マシンサイクルとなる。しかるに、Ｄフリップフロップ
FF7はクロック信号P3によってセットされ、クロック信
号P2によって動作するので、アンド回路G7の出力S23が
１マシンサイクル間ローレベルであれば必ずクロック信
号P2の指定位相でＤフリップフロップFF7の出力S24はロ
ーレベルとなる。つまり、ストローブ信号▲▼の有
効期間S1に対して同期化された指定位相でパルス信号が
検出されることになる。
書込み信号がリード／ライト信号ラッチ部12によってラ
ッチされ、且つ同期化指定位相パルスS24が検出された
場合にのみ、イネーブル信号の生成のためのノア回路G8
の出力S25は指定位相P2に同期した正のパルスとなる。
この結果、このパルス信号S25は監視アドレスラッチ部1
4のスルーラッチLA17のスレーブ信号となる。
ッチされ、且つ同期化指定位相パルスS24が検出された
場合にのみ、イネーブル信号の生成のためのノア回路G8
の出力S25は指定位相P2に同期した正のパルスとなる。
この結果、このパルス信号S25は監視アドレスラッチ部1
4のスルーラッチLA17のスレーブ信号となる。
アンド回路G9、およびナンド回路G10およびＰチャネル
トランジスタQPおよびＮチャネルトランジスタQNに構成
されるバス放棄認識監視アドレス出力部413はラッチさ
れた監視アドレスをCPU1′のバス放棄中の条件のもとで
クロック信号P0の指定位相で監視アドレスとして記憶制
御部23のラッチ回路501（第４図）に送出するためのも
のである。すなわち、クロック信号P2によってノードＮ
はＰチャネルトランジスタQPによってプリチャージされ
てハイレベル電位VCCとなり、他方、CPU1′のバス放棄
中にあっては、アンド回路G9の出力はクロック信号P0に
同期してハイレベルとなり、この結果、監視アドレスの
“1",“0"に応じてＮチャネルトランジスタQNがオンと
なる。たとえば、“0"であればトランジスタQNはオンと
なり、ノードＮは放電されてGNDとなり、他方、“1"で
あればトランジスタQNはオフとなり、ノードＮの電位は
VCCを保持する。
トランジスタQPおよびＮチャネルトランジスタQNに構成
されるバス放棄認識監視アドレス出力部413はラッチさ
れた監視アドレスをCPU1′のバス放棄中の条件のもとで
クロック信号P0の指定位相で監視アドレスとして記憶制
御部23のラッチ回路501（第４図）に送出するためのも
のである。すなわち、クロック信号P2によってノードＮ
はＰチャネルトランジスタQPによってプリチャージされ
てハイレベル電位VCCとなり、他方、CPU1′のバス放棄
中にあっては、アンド回路G9の出力はクロック信号P0に
同期してハイレベルとなり、この結果、監視アドレスの
“1",“0"に応じてＮチャネルトランジスタQNがオンと
なる。たとえば、“0"であればトランジスタQNはオンと
なり、ノードＮは放電されてGNDとなり、他方、“1"で
あればトランジスタQNはオフとなり、ノードＮの電位は
VCCを保持する。
RSフリップフロップ25、スルーラッチLA18、ノア回路G
11は第４図の監視アドレスイネーブル信号遅延部409を
構成する。すなわち、クロック信号P2に同期したハイレ
ベルパルス信号S25が発生すると、RSフリップフロップF
F8がセットされその出力Ｑ（S26）がハイレベルとな
り、また同時に、スルーラッチLA18をクロック信号P2に
同期して動作するのでその出力S27はローレベルとな
る。次いで、RSフリップフロップFF8がクロック信号P0
によってリセットされ、さらに、スルーラッチLA18がRS
フリップフロップFF8の出力（ハイレベル）をクロッ
ク信号P2によって通過させる。この結果、ノア回路G11
の出力はクロック信号P0により立上りクロック信号P2に
より立下る正のパルス信号となる。つまり、イネーブル
信号ENはノア回路G8の出力S25を２クロック分（P2→P
0）だけ遅延させた信号である。
11は第４図の監視アドレスイネーブル信号遅延部409を
構成する。すなわち、クロック信号P2に同期したハイレ
ベルパルス信号S25が発生すると、RSフリップフロップF
F8がセットされその出力Ｑ（S26）がハイレベルとな
り、また同時に、スルーラッチLA18をクロック信号P2に
同期して動作するのでその出力S27はローレベルとな
る。次いで、RSフリップフロップFF8がクロック信号P0
によってリセットされ、さらに、スルーラッチLA18がRS
フリップフロップFF8の出力（ハイレベル）をクロッ
ク信号P2によって通過させる。この結果、ノア回路G11
の出力はクロック信号P0により立上りクロック信号P2に
より立下る正のパルス信号となる。つまり、イネーブル
信号ENはノア回路G8の出力S25を２クロック分（P2→P
0）だけ遅延させた信号である。
ストローブ信号▲▼の有効期間が検出され、CPU1′
のバス放棄中にリード／ライト信号ラッチ部12によって
書込み信号がラッチされ、監視アドレスラッチ部14によ
って監視アドレスがラッチされ、且つイネーブル信号EN
が発生すると、第４図のキャッシュ502のタグ部の比較
器502aにおいて、監視アドレスと登録済のアドレスとが
比較され、一致していれば有効／無効ビットが無効とさ
れる（たとえば“0"）。この結果、１ブロック分のデー
タが無効化される。
のバス放棄中にリード／ライト信号ラッチ部12によって
書込み信号がラッチされ、監視アドレスラッチ部14によ
って監視アドレスがラッチされ、且つイネーブル信号EN
が発生すると、第４図のキャッシュ502のタグ部の比較
器502aにおいて、監視アドレスと登録済のアドレスとが
比較され、一致していれば有効／無効ビットが無効とさ
れる（たとえば“0"）。この結果、１ブロック分のデー
タが無効化される。
なお、上述の実施例においては、CPU1′に１つのキャッ
シュたとえば命令用キャッシュを設けた場合であるが、
本発明は命令用およびデータ用の２つのキャッシュを設
けた場合にも適用し得る。
シュたとえば命令用キャッシュを設けた場合であるが、
本発明は命令用およびデータ用の２つのキャッシュを設
けた場合にも適用し得る。
以上説明したように本発明によれば、キャッシュ内蔵プ
ロセッサの内部に、外部デバイスのバス（主記憶）への
書込み動作を監視するハードウエアを設けたので、リプ
レース専用LSIを設ける必要がなく、確実にプロセッサ
内部でキャッシュのタグ部の有効／無効を行えると共
に、製造コストを低減できる。
ロセッサの内部に、外部デバイスのバス（主記憶）への
書込み動作を監視するハードウエアを設けたので、リプ
レース専用LSIを設ける必要がなく、確実にプロセッサ
内部でキャッシュのタグ部の有効／無効を行えると共
に、製造コストを低減できる。
第１図は本発明の基本構成を示すブロック回路図、 第２図は本発明に係るキャッシュ内蔵プロセッサを含む
DMA転送システムを示すブロック回路図、 第３図は第２図のCPUの詳細を示すブロック回路図、 第４図は第３図のバスアクセス制御部およびその周辺の
詳細なブロック回路図、 第５図は第４図のバスアクセス制御部のさらに詳細なブ
ロック回路図、 第６図は第５図のＤフリップフロップの論理回路図、 第7A図、第7B図は第５図の回路動作を示すタイミング
図、 第８図は従来のDMAシステムを示すブロック回路図であ
る。 1,1′…キャッシュ内蔵CPU、1a…キャッシュ、２…DMA
C、３…主記憶装置、４…バス、11…同期化ストローブ
信号有効期間検出部、12…リード／ライト信号ラッチ
部、13…監視アドレスイネーブル信号生成部、14…監視
アドレスラッチ部、15…比較部。
DMA転送システムを示すブロック回路図、 第３図は第２図のCPUの詳細を示すブロック回路図、 第４図は第３図のバスアクセス制御部およびその周辺の
詳細なブロック回路図、 第５図は第４図のバスアクセス制御部のさらに詳細なブ
ロック回路図、 第６図は第５図のＤフリップフロップの論理回路図、 第7A図、第7B図は第５図の回路動作を示すタイミング
図、 第８図は従来のDMAシステムを示すブロック回路図であ
る。 1,1′…キャッシュ内蔵CPU、1a…キャッシュ、２…DMA
C、３…主記憶装置、４…バス、11…同期化ストローブ
信号有効期間検出部、12…リード／ライト信号ラッチ
部、13…監視アドレスイネーブル信号生成部、14…監視
アドレスラッチ部、15…比較部。
Claims (5)
- 【請求項１】バスサイクル生成実行を可能とする外部デ
バイス（２）がバス（４）を介して非同期接続され得、
命令用またはデータ用のキャッシュ（1a）を内蔵するプ
ロセッサであって、 前記外部デバイスから前記バスへデータアクセス時に送
出されるストローブ信号（▲▼）を検出してその有
効期間を内部クロックに同期させる同期化ストローブ信
号有効期間検出部（11）と、 該ストローブ信号の有効期間が前記内部クロックに同期
したときに前記プロセッサのバス放棄中にあって前記外
部デバイスから前記バスへのリード／ライト信号（R/
）を前記ストローブ信号で取込むリード／ライト信号
ラッチ部（12）と、 前記ストローブ信号の有効期間が前記内部クロックに同
期したときにあり且つ前記リード／ライト信号が前記外
部デバイスのライト動作を示すときにイネーブル信号
（EN）を発生する監視アドレスイネーブル信号生成部
（13）と、 前記ストローブ信号の有効期間が前記内部クロックに同
期したときに前記外部デバイスから前記バスへのアクセ
スアドレスを監視アドレスとして前記ストローブ信号で
取込む監視アドレスラッチ部（14）と、 前記イネーブル信号が発生したときに前記監視アドレス
ラッチ部に取込まれた監視アドレスと前記キャッシュの
タグ部に登録済のアドレスとを比較する比較部（15）
と、 を具備し、 該比較部の比較結果に応じて前記キャッシュのタグ部に
登録済のアドレスの有効／無効を示すビットを決定する
ようにしたキャッシュ内蔵プロセッサ。 - 【請求項２】前記ストローブ信号がアドレスの有効を示
す信号（AS）もしくはデータの有効を示す信号（DS）で
ある請求項１に記載のキャッシュ内蔵プロセッサ。 - 【請求項３】前記ストローブ信号の有効期間が前記内部
クロックに同期された１マシンサイクル期間もしくはそ
れ以下とされる請求項１に記載のキャッシュ内蔵プロセ
ッサ。 - 【請求項４】前記リード／ライト信号ラッチ部（12）は
前記リード／ライト信号を前記ストローブ信号の立上り
もしくは立下りエッジによりラッチする請求項１に記載
のキャッシュ内蔵プロセッサ。 - 【請求項５】前記監視アドレスラッチ部（14）は前記ア
クセスアドレスを前記ストローブ信号の立上りもしくは
立下りエッジによりラッチする請求項１に記載のキャッ
シュ内蔵プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223471A JPH0778765B2 (ja) | 1988-09-08 | 1988-09-08 | キャッシュ内蔵プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223471A JPH0778765B2 (ja) | 1988-09-08 | 1988-09-08 | キャッシュ内蔵プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0272451A JPH0272451A (ja) | 1990-03-12 |
| JPH0778765B2 true JPH0778765B2 (ja) | 1995-08-23 |
Family
ID=16798659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63223471A Expired - Fee Related JPH0778765B2 (ja) | 1988-09-08 | 1988-09-08 | キャッシュ内蔵プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778765B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526512A (en) * | 1993-09-20 | 1996-06-11 | International Business Machines Corporation | Dynamic management of snoop granularity for a coherent asynchronous DMA cache |
-
1988
- 1988-09-08 JP JP63223471A patent/JPH0778765B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0272451A (ja) | 1990-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |