JPH04127250A - バスパリティ制御機構をもつマイクロプロセサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパスパリティ制御機構を有するマイクロプロセ
サに関する。

〔従来の技術〕

従来のマイクロプロセサにおいて、パスパリティ機構を
持つものとしては、インテル社のマイクロプロセサｉ４
８６ＴＭがある０本マイクロプロセサは、′（インテル
１４８６７Ｍマイクロプロセサ”　　（ｉｎｔｅｌ。

ｉ４８６ＴＭ　ＭＩＣＲＯＰＲＯＣＥＳＳＯＲ）の第８
６頁に述べられているように、データバスの各バイトに
対して１ビツトのパリティ信号を持つ。

〔発明が解決しようとする課題〕

上記マイクロプロセサでは、４バイト幅のデータバスの
各バイトに対応して１ビツトの偶数パリティ信号ピンを
持ち、データをマイクロプロセサが外部から読んだとき
に、マイクロプロセサ内部でパリティチエツクを行いそ
の結果をパリティ状態信号として、無条件に外部に出力
している。−方、このパリティチエツクの結果、パリテ
ィニラ−であったとしてもマイクロプロセサのプログラ
ム実行状態は変化しない。

上記パスパリティ機構をもつマイクロプロセサでは、パ
リティ状態信号でパリティエラーが報告された場合に、
マイクロプロセサにその異常状態を知らせるための外部
回路が必要であり、システム構築の際のハードウェア増
加の問題があった。

また、パリティ状態信号でパリティエラーが報告された
場合に、マイクロプロセサにその異常状態を知らせるた
めの外部回路を介在するために、異常状態の報告が遅れ
て、マイクロプロセサにおけるプログラム実行が暴走す
る恐れがあった。

また、上記マイクロプロセサにパリティ生成回路を持つ
外部メモリと、パリティ生成回路を持たない外部メモリ
とを付けてシステムを構築する場合に、マイクロプロセ
サがアクセスするそれぞれの外部メモリに応じて、パリ
ティ状態信号出力を判断する外部回路が必要であり、シ
ステム構築の際のハードウェア増加の問題があった。

また、上記マイクロプロセサに、奇数パリティを採用す
る外部メモリとを付ける場合に、偶数−奇数パリティ変
換のための外部回路が必要であり、システム構築の際の
ハードウェア増加の問題があった・ 本発明の目的は、上記問題点をすべて解決できるパスパ
リティ制御機構を内蔵するマイクロプロセサを提供する
ことにある。

本発明のマイクロプロセサを用いおば、余分な外部回路
が不要になり、最小のハードウェアで、融通性および信
頼性の高いシステムの構築が可能となる。

〔課題を解決するための手段〕

上記目的を達成するため二つの手段がある。

第１の手段では、上記目的を達成するためマイクロプロ
セサ内部にメモリ領域管理テーブルを内蔵し、メモリ領
域単位にパスパリティ−が付くか否かを管理するパリテ
ィ有効ビットをメモリ領域管理テーブルの各エントリに
持たせる。パスパリティエラー検出回路の出力信号はメ
モリ管理テーブルから読み出されたパリティ−有効ビッ
トと論理和をとり、それをマイクロプロセサ内部の例外
処理回路に入力させる。

また、パスパリティとして偶数パリティを用いるか、あ
るいは、奇数パリティを用いるかを識別するモードビッ
トを持たせ、その値によりマイクロプロセサ内部のパス
パリティエラー検出回路が偶数パリティエラーを検出す
るか、あるいは、奇数パリティエラーを検出するかをき
める。また、モードピットの値により、マイクロプロセ
サ内部のパスパリティエラー生成回路が偶数パリティエ
ラーを生成するか、あるいは、奇数パリティエラーを生
成するかをきめる。

上記パリティ−制御ビットとモードピットはマイクロプ
ロセサの命令の実行により値を設定できるようにする。

第２の手段では、上記目的を達成するために、マイクロ
プロセサにリードしたデータのパリティ信号が有効か無
効かを示すパリティエネーブルピンを設ける。パスパリ
ティエラー検出回路の出力信号はこの入力ピンからの入
力信号と論理和をとり、それをマイクロプロセサ内部の
例外処理回路に入力させる。

また、パスパリティとして偶数パリティを用いるか、あ
るいは、奇数パリティを用いるかを識別するモードピッ
トを持たせ、その値によりマイクロプロセサ内部のパス
パリティエラー検出回路が偶数パリティエラーを検出す
るか、あるいは、奇数パリティエラーを検出するかをき
める。また、モードピットの値により、マイクロプロセ
サ内部のパスパリティエラー生成回路が偶数パリティエ
ラーを生成するか、あるいは、奇数パリティエラーを生
成するかをきめる。

上記モードピットはマイクロプロセサの命令の実行によ
り値を設定できるようにする。

〔作用〕

上記第１の手段における作用を述べる。

上記第１手段のパスパリティ制御機構を持つマイクロプ
ロセサでは、システム構成にあわせて、命令の実行によ
り、パリティ−有効ビットとモードピットを設定してお
く。すなわち、外部メモリの領域単位にその領域がパリ
ティを付加している場合には、メモリ領域管理テーブル
の対応するエントリのパリティ有効ビットを″有効″に
設定し、その領域がパリティを付加しない場合には、パ
リティ有効ビットを″無効″に設定する。モードピット
は、システムが使用するパリティモード（偶数パリティ
か、奇数パリティ）にあわせて設定する。

マイクロプロセサがデータをリートした場合には、リー
ドされたデータとパリティビットがマイクロプロセサ内
部のパスパリティエラー検出回路によりチエツクされる
。その出力は、データのリードと並行して読み出されて
いたメモリ領域管理テーブルのパリティ有効ビットと論
理和がとられ、マイクロプロセサ内部の例外処理回路に
入力される。このため、パリティが付加されている領域
からデータをリードした場合には、そのパリティがチエ
ツクされ、その結果エラーが検出された場合には、直ち
にそれが例外処理回路に報告され、その結果マイクロプ
ロセサは、パスエラー例外処理に入ることができる。一
方、パリティが付加されていない領域からデータをリー
ドした場合には、パスパリティエラー検出回路の結果が
抑止されるので、パリティビットにどんな値が乗ってい
ても、それを無視することができる。

このように、上記機構を備えたマイクロプロセッサを用
いれば、余分な外部回路が不要になり、最小のハードウ
ェアで、融通性および信頼性の高いシステムの構築が可
能となる、 つぎに前記第２の手段における作用を述べる。

上記第２の手段のバスパリティ制御機構を持つマイクロ
プロセサを用いるシステムの各外部メモリは、マイクロ
プロセサからのリードアクセスに対して有効なパリティ
を返す場合にはデータとともにパリティエネーブルピン
に１１″　を返し、マイクロプロセサにパリティが有効
であることを知らせる。一方、有効なパリティを返さな
い場合にはデータとともにパリティエネーブルピンに′
０′を返し、マイクロプロセサにパリティが無効である
ことを知らせる。モードピットは、システムが使用する
パリティモード（偶数パリティか、奇数パリティ）にあ
わせて、マイクロプロセサが命令の実行により設定する
。

マイクロプロセサがデータをリードした場合には、リー
ドされたデータとパリティビットがマイクロプロセサ内
部のバスパリティエラー検出回路によりチエツクされる
。その出力は、パリティエネーブルピンからの入力信号
と論理和がとられ、マイクロプロセサ内部の例外処理回
路に入力される。このため、パリティが付加されている
外部メモリからデータをリードした場合には、そのパリ
ティがチエツクされ、その結果エラーが検出された場合
には、直ちにそれが例外処理回路に報告され、その結果
マイクロプロセサは、いままでのプログラムの実行を中
断して、バスエラー例外処理に入ることができる。一方
、パリティが付加されていない外部メモリからデータを
リードした場合には、パスパリティエラー検呂回路の結
果が抑止されるので、パリティビットにどんな値が乗っ
ていても、それを無視することができる。

このように、上記機構を備えたマイクロプロセッサを用
いれば、余分な外部回路が不要になり、最小のハードウ
ェアで、融通性および信頼性の高いシステムの構築が可
能となる。

〔実施例〕

最初に本発明の第１番目の実施例について説明する。第
１図から第６図がその説明図である。

マイクロプロセサの内部構成 第１図は本発明の実施例であるマイクロプロセサの内部
構成を示す。マイクロプロセサ１は一つの半導体チップ
からなり、その内部は命令実行部２とバス制御部３から
なる。

命令実行部２はマイクロプロセサの命令を実行する部分
である。命令実行部２の内部は次の要素からなる。ＩＲ
４は実行する命令を保持するための命令レジスタである
。実行シーケンサ６は、ＩＲ４に保持された命令を解読
してその命令の実行するためのシーケンスを制御したり
、例外処理シーケンスを制御する制御部である。例外処
理回路５は、マイクロプロセサの外部割込み、アクセス
例外等の例外要求を受付で、実行シーケンサ６に例外処
理要求３５を出したり、例外ベクタを生成する部分であ
る。演算器７は、命令実行時の演算をする部分である。

レジスタファイル８は、命令実行時に使用されるオペラ
ンド、命令アドレス、オペランドアドレス等を格納する
レジスタ群である。ＡＲ９は、マイクロプロセサ１の外
部のメモリに格納されている命令やオペランドをアクセ
スするためのアドレスを保持するためのアドレスレジス
タである。このアドレス計算は、演算器７で行われる。

バス制御部３はマイクロプロセサ１が外部のメモリをア
クセスする時のバス制御を行う。バス制御部３の内部は
次の要素からなる。メモリ領域管理テーブル１０は外部
のメモリをアドレスの上位２ビツトで区分けされる４つ
の領域に分割し、それぞれの領域の属性を定義する。第
２図に示すように、メモリ領域管理テーブル１０はアド
レスの上位２ビツトでアクセスされる４ワードからなる
メモリである。各ワードは２ビツトのＴＭビットと１ビ
ツトのＰｖビットからなる。ＴＭビットは対応する領域
のアクセス時間を定義し、Ｐｖビットは対応する領域が
データにパリティを付加しているか否かを定義する（Ｐ
Ｖ＝Ｏの時パリティ無し、ＰＶ＝１の時パリティ付き）
。バスコントローラ１２はマイクロプロセサ１の外部メ
モリに対するバスサイクルを制御したり、バス制御部３
内のテーブルやレジスタに対するアクセスを制御−る。

パリティ回路］、１は外部メモリからり一ドだデータに
対するパリティチエツクを行ったり、外部メモリにライ
トするデータに対してパリテ。

を生成する部分である。ＶＬ１３は１．ビットの制御レ
ジスタであり、パリティ回路１１にパリテ。

チエツクを行うか否かを指示する。（Ｖ　Ｌ　＝　Ｏに
ときパリティチエツクを行はない、ＶＬ＝１の２きパリ
ティチエツクを行う、）ＭＤ１４は１ビつトの制御レジ
スタであり、使用するパリティがクパリティか奇パリテ
ィを指示する。（ＭＤ＝（Ｍとき奇パリティ、ＭＤ＝１
のとき偶パリティ。）ＰＥ１５は１ビツトのステータス
レジスタであ（パリティ回路１１によるパリティチエツ
クの結Ｍパリティエラーが発生したか否かを記憶する。

ＢＥ１６は１ビツトのステータスレジスタであ１マイク
ロプロセサｌが外部メモリをアクセスしたときに、バス
エラーが発生したか否かを記憶すζ本マイクロプロセサ
１の内部データ線２０のデータ幅は３２ビツトでありデ
ータ信号Ｄｏ−３１を介して外部につながる。データ信
号Ｄｏ〜３１は８ビット単位にパリティビットＤＰＯ−
３（Ｄｏ−７対してはＤＰＯ，Ｄ８−１５対シテハＤＰ
コ、Ｄ１６−２３対してはＤＰ２、Ｄ２４−３１対して
はＤＰ３）を持つ。内部アドレス線２１の幅は３２ビツ
トでありアドレス信号ＡＯ−３１を介して外部につなが
る。ＢＳはマイクロプロセサ１が外部メモリに対いして
バスサイクルを起動したことを示すバススタート信号で
ある。Ｒ／Ｗはマイクロプロセサ１のバスサイクルがリ
ードかライトかを識別する信号である（Ｒ／Ｗ＝０のと
きライト、Ｒ／Ｗ＝１のときリード）。

マイクロプロセサのｌ務 マイクロプロセサ１の通常の命令実行動作を次に述べる
。実行さ九る命令は外部メモリよりデータ信号Ｄｏ−３
１を介して読み込まれＩＲ４に保持される。ＩＲ４に保
持された命令は実行シーケンサ６によってそのビットパ
ターンが解読され、実行される。例えば、その命令がメ
モリとレジスタ間の演算命令である場合には、実行シー
ケンサ６はまず最初に外部メモリからオペランドをリー
ドする。このために、実行シーケンサ６は信号線３７よ
りバススタート信号ＢＳをアサートしてバスサイクルの
開始をしらせ、同時に信号ｌ１１３６をアサートするこ
とによりＲ／Ｗ＝１にする。このとき外部メモリアドレ
スとして、演算器７で計算されＡＲ９に保持されている
値がアドレス信号ＡＯ−３１より送出される。この外部
メモリに対するリード動作と並行して、実行シーケンサ
６からのバススタートはバスコントローラ１２に報告さ
れる。これよりバスコントローラ１２は、外部メモリア
ドレスの上位２ビツト３２を用いてメモリ領域管理テー
ブル１０を読み出し、アクセスしている領域のアクセス
時間（ＴＭビット）とパリティの有無（Ｐｖビット）を
知る６バスコントローラ１２は信号線３７のアサートを
契機に時間のカウントを始め、ＴＭビットで指示された
アクセス時間が終了すると実行シーケンサ６にデータレ
ディ信号２８を返し、外部メモリからデータがリードさ
れたことを知らせる。実行シーケンサ６はリードされた
データを内部データバス２ｏを介して演算器７の一つの
入力とし、他方の入力はレジスタ８からリードしたデー
タとして演算を行う。

その演算結果は内部データバス２ｏおよびデータ！Ｄｏ
−３１を介して、外部メモリにライトされる。このとき
の、実行シーケンサ６およびバスコントローラ１２の動
作はリードの場合と同様である。（ただし、信号線３６
はネゲートされ、Ｒ／Ｗ＝Ｏとなっている。） 上記のようにマイクロプロセサ１で命令が実行されるが
、その動作のなかでデータを外部メモリからリードする
とき（命令リート、およびオペランドリードのとき）、
パリティ回路１１によってパリティチエツクが行われる
。更に詳述すると、パリティ回路１１はＶＬ＝１及びメ
モリ領域管理テーブル１０から読み出されたＰＶ＝１の
ときにリードデータＤＯ−３１とリードパリティＤＰＯ
−３間のパリティチエツクを行う（ＭＤ＝Ｏのときは奇
パリティチエツク、ＭＤ＝１のときは偶パリティチエツ
ク）。このパリティチエツクの結果、パリティエラーで
あると判明すると、ＰＥ１５に１がセットされ、それと
同時にアクセスエラー信号３４がアサートされ例外処理
回路５にそれが報告される。データリードの結果として
外部メモリのアクセスに何らかの障害が外部で見つかっ
た場合には、バスエラー信号３８　（ＢＥＲＲ）がアサ
ートされ、この場合にもアクセスエラー信号３４がアサ
ートされる。バスエラーが発生した場合にはＢＥ１６に
１がセットされる。例外処理回路５はアクセスエラーが
報告されると、直ちに実行シーケンサ６にアクセス例外
処理要求信号３５を返す、実行シーケンサ６は現在実行
中の命令実行動作を中断してアクセス例外処理に入る。

アクセス例外処理は、通常のマイクロプロセサの例外処
理として良く知られているように、マイクロプロセサ１
の外部からアクセス例外用ベクタをフェッチしてその例
外ベクタでしめされる例外処理ルーチンへ処理を移す、
アクセス例外用ベクタ番号は例外処理回路５で生成され
、信号線３１を介して演算器７に入力され、アクセス例
外用ベクタのアドレスが計算される。例外処理ルーチン
はＰＥ１５あるいはＢＥ１６のどちらに１がセットされ
ているかをみることで、アクセス例外の原因を知ること
ができる。

マイクロプロセサ１の命令実行中にデータを外部メモリ
にライトする場合には、パリティ回路１１はデータ信号
Ｄｏ−３１に付随したパリティ信号ＤＰＯ−３を生成し
て外部に送出する（ＭＤ：０のときは奇パリティチエツ
ク、ＭＤ＝１のときは偶パリティチエツク）。データラ
イトサイクルの場合には、パリティエラーによるアクセ
ス例外は発生しないが、ＢＥＲＲ３８によるアクセス例
外は発生することがある。この場合のマイクロプロセサ
１の内部動作は上記データリードの場合のそれと同じで
ある。

マイクロプロセサ１はバス制御部３のメモリ領域管理テ
ーブル１０および制御レジスタＶＬ１３、ＭＤ１４、ス
テータスレジスタＰＥ１５、ＢＥ１６に値を設定する制
御ライト命令、および、ＰＨ１５゜ＢＥ１６の値を読む
制御リード命令を持つ、制御ライト命令がＩＲ４に設定
されると実行シーケンサ６は信号２９によりバスコント
ローラ１２に制御ライト動作の起動をかける。バスコン
トローラ１２は内部アドレス信号の一部４０よりアクセ
スされるテーブルあるいはレジスタを判別して、それに
対してライト指示信号を出す、ライトされる値は内部デ
ータ信号２０上の値である。一方、制御リード命令がＩ
Ｒ４に設定されると実行シーケンサ６は信号２９により
バスコントローラ１２に制御リード動作の起動をかける
。バスコントローラ１２は内部アドレス信号の一部４０
よりアクセスされるレジスタを判別して、それに対して
リード指示信号を出す、リードされた値は内部データ信
号２０上にのる。

上記のようにマイクロプロセサ１で制御ライト。

リード命令を実行することによりソフトウェアにより、
パリティチエツクの有無やパリティモードを柔軟に設定
することができる。

パ旦ヱｆｆ男− 第３図にパリティ回路１１の回路図を示す。

ＰＧ３１２，３１３，３１４，３１５はバイト単位のパ
リティ生成器である。それぞれ内部データ線２０の第０
−７ビツト、第８−１５ビツト、第１６−２３ビツト、
第２４−３１ビツトに対応したパリティビットをＭＤ１
４の出力値２３に従って生成する（Ｏのときは奇パリテ
ィチエツク、１のときは偶パリティチエツク）。第４図
にＰＧの回路図を示す。８ビツトの入力４５０−４５７
をＥ　ＯＲ（Ｅｘｃｌｕｓｉｖｅ　ＯＲ）ゲート４００
−４０６により排他的論理和をとることによりＥＯＲ４
０６より偶パリティが出力される。インバータＩＮＶ４
０８の８力は奇パリティとなっている。ＩＮＶ４０９と
ＡＮＤ（Ａｎｄ　　ゲート）４０７．４１０と０Ｒ（Ｏ
ｒゲート）４１１は偶パリティか奇パリティを選択する
セレクタを構成する。

第３図のトライステートゲート３０８−３１１はバスサ
イクルがライト（信号３６がＯのとき）動作のときにパ
リティ信号２５にＰＧ３１２−３１５が生成したパリテ
ィビットを流す、リード（信号３６が１のとき）動作の
ときにはトライステートゲート３０８−３１１はカット
オフされづこの時、パリティ信号２５からは外部からリ
ーされたパリティビットが入力され、ＰＯ２１２−３１
５により生成されたパリティビットとＥＯＩ３０４−３
０７で比較され、不一致がおこると○Ｒ３０２の出力が
アサートされる。パリティミニツクを行う条件はＡＮＤ
３０３で決定される。

すなわち、信号２６　（ＰＶビット）と信号２２（ＶＬ
レジスタ）がともに１であり、かつ信号３６が１（リー
ド）であるときにＡＮＤ３０３％アサートされ、ＡＮＤ
３０１の出力がパリティコラ−結果出力２４となる。こ
の信号のアサート番；よりＰＥ１５がセットされる。ま
た、パリティコラ−結果とＢＥＲＲ３８は０Ｒ３００で
論理和ｉとられアクセスエラー信号３４になる。

之スヱＡ豊底 第５図はマイクロプロセサ１を用いたシステｔの構成例
である。５００．５０１．５０２はマイクロプロセサ１
の外部メモリであり、それぞれＲＡＭ　（Ｒａｎｄｕｍ
Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、　　ｌ１０（Ｉｎｐｕ
ｔ／　０ｕｔｐｕｔ）　レジスタ、ＲＯＭ　（Ｒｅａｄ
　０ｎｌｙＮｅｔ＋ｏｒｙ　）で構成されている。この
外部メモリのうちＲＡＭ５００だけがパリティの付加を
サポートしている。このため、ＲＡＭ５００だけパリテ
ィ信号５５３につながれている。Ｂ５Ｃ５０３は外部バ
スコントローラであり、マイクロプロセサ１のアドレス
信号５５５の上位２ビツトを１Ｉｔ２１！Ｉスル。

その値が’１１’の時にマイクロプロセサｌが外部メモ
リ未実装領域をアクセスしたと判断してバスエラー信号
５５２をアサートする。

第６図は第５図のシステムの外部メモリの領域割当てを
示す、アドレスが、’００００００００’’３ＦＦＦＦ
ＦＦＦ’はＲＡＭ領域、’４０００００００’　−’７
ＦＦＦＦＦＦＦ’はＩ１０レジスタ領域、’８００００
０００’　−’ＢＦＦＦＦＦＦＦ’はＲＯＭ領域、’ｃ
ｏｏｏｏｏｏｏ’−’ＦＦＦＦＦＦＦＦ’は未実装領域
である。第２図のメモリ領域管理テーブル１０の各エン
トリは各領域のアクセス時間およびパリティ有無にあわ
せて以下のように設定される。エントリ２００は、ＴＭ
＝　’１０’　、ＰＶ＝　’１’　にセットされる。エ
ントリ２０１は、ＴＭ＝　’１１’　、ＰＶ＝′０′に
セットされる。エントリ２０２は、ＴＭ＝　’１０’　
、ＰＶ＝　０′にセットされる。エン）−ＩＪ　２０３
　Ｉｔ、ＴＭ＝　’１０’　、ＰＶ＝　’Ｏ’　にセッ
トされる。

以上発明の第１番目の実施例を述べたが、上記実施例の
メモリ領域管理テーブルの各エントリに使用されるパリ
ティのモード（例えば、偶／奇）ビットを入れることも
容易に考えられる。このようにすれば領域単位にモード
を切り替えられる。

また、上記メモリ領域管理テーブルのエントリ数を増や
すことも容易である。

また、上記マイクロプロセサが仮想アドレスと物理アド
レス間のアドレス変換バッファ（ＴＬＢ）を内蔵する場
合を考えるとこ上記メモリ領域管理テーブルの代わりに
アドレス変換テーブルを用い、その各エントリにパリテ
ィ有効ビットやパリティモードビットをいれるが可能で
ある。この場合には、アドレス変換のページ単位にパリ
ティの制御が可能になる。

また、上記実施例では、エラーチエツクのコードをパリ
ティとしたが、このコードを例えば、Ｅ　ＣＣ（Ｅｒｒ
ｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ）コードに
拡張した場合も容易に考えられる。この場合には、パリ
ティ回路１１は単にパリティをチエツクするのではなく
、エンコードされたエラーチエツクコードをチエツクし
てエラーを検出し、あるケースではエラーの修正も行う
。

また、上記実施例では、ＢＥＲＲ信号によってエラー発
生が報告された場合と内部のパリティチエツクによって
エラーが発生した場合とで同じアクセス例外として同じ
例外用ベクタ番号が割当てられているが、これらの例外
用ベクタ番号をそれぞれ別々に、例えば、前者にバスエ
ラー用例外ベクタ番号を後者にパリティエラー例外用ベ
クタ番号を割当てることも容易に考えられる。

次に本発明の第２番目の実施例について説明する。第１
Ａ図から第６Ａ図が第２番目の実施例の説明図である。

マイクロプロセサの内部構成 第１Ａ図は本発明の実施例であるマイクロプロセサの内
部構成髪示す。マイクロプロセサ１は一つの半導体チッ
プからなり、その内部は命令実行部２とバス制御部３か
らなる。

命令実行部２はマイクロプロセサの命令を実行する部分
である。命令実行部２の内部は次の要素からなる。ＩＲ
４は実行する命令を保持するための命令レジスタである
。実行シーケンサ６は、ＩＲ４に保持された命令を解読
してその命令の実行するためのシーケンスを制御したり
、例外処理シーケンスを制御する制御部である。例外処
理回路５は、マイクロプロセサの外部割込み、アクセス
例外等の例外要求を受付で、実行シーケンサ６に例外処
理要求３５を出したり、例外ベクタを生成する部分であ
る。演算器７は、命令実行時の演算をする部分である。

レジスタファイル８は、命令実行時に使用されるオペラ
ンド、命令アドレス、オペランドアドレス等を格納する
レジスタ群である。ＡＲ９は、マイクロプロセサ１の外
部のメモリに格納されている命令やオペランドをアクセ
スするためのアドレスを保持するためのアドレスレジス
タである。このアドレス計算は、演算器７で行われる。

バス制御部３はマイクロプロセサ１が外部のメモリをア
クセスする時のバス制御を行う。バス制御部３の内部は
次の要素からなる。バスコントローラ１２はマイクロプ
ロセサＪの外部メモリに対するバスサイクルを制御した
り、バス制御部３内のレジスタに対するアクセスを制御
する。パリティ回路１１は外部メモリからリードしたデ
ータに対するパリティチエツクを行ったり、外部メモリ
にライトするデータに対してパリティを生成する部分で
ある。ＶＬ１３は１ビツトの制御レジスタであり、パリ
ティ回路１１にパリティチエツクを行うか否かを指示す
る。（ｖ　Ｌ　＝　Ｏのときパリティチエツクを行わな
い、ＶＬ＝１のときパリティチエツクを行う。）ＭＤ１
４は１ビツトの制御レジスタであり、使用するパリティ
が偶パリティが奇パリティを指示する。（ＭＤ＝Ｏのと
き奇パリティ、ＭＤ＝］のとき偶パリティ。）ＰＥ１５
は１ビツトのステータスレジスタであり、パリティ回路
１１によるパリティチエツクの結果、パリティエラーが
発生したか否かを記憶する。ＢＥ１６は１ビツトのステ
ータスレジスタであり、マイクロプロセサ１が外部メモ
リをアクセスしたときに、バスエラーが発生したか否か
を記憶する。

本マイクロプロセサ１の内部データ［２０のデータ幅は
３２ビツトでありデータ信号ＤＯ−３１を介して外部に
つながる。データ信号Ｄｏ−３１は８ビット単位にパリ
ティビットＤ　Ｐ　Ｏ−３（００−７対してはＤＰｏ、
Ｄ８−１５対してはＤＰＩ、Ｄ１６−２３対してはＤＰ
２、Ｄ２４−３１対してはＤＰ３）を持つ。内部アドレ
ス線２１の幅は３２ビツトでありアドレス信号ＡＯ−３
１を介して外部につながる。ＢＳはマイクロプロセサ１
が外部メモリにたいしてバスサイクルを起動したことを
示すバススタート信号である。Ｒ／Ｗはマイクロプロセ
サ１のバスサイクルがリードがライトかを識別する信号
である（Ｒ／Ｗ＝Ｏのときライト、Ｒ／Ｗ＝１のときリ
ード’）、ＤＣ２７は外部メモリがバスサイクルの終了
を知らせるためのデータ転送完了信号である。ＰＥＮ２
６はパリティビットＤＰＯ−３上のパリティが有効が無
効かを示すパリティエネーブル信号である。ＢＥＲＲ３
８はバスサイクルがバスエラーとなったことを示すバス
エラー信号である。

マイクロプロ１ｉ叫更務 マイクロプロセサ１の通常の命令実行動作を次に述べる
。実行される命令は外部メモリよりデータ信号Ｄｏ−３
１を介して読み込まれＩＲ４に保持される。ＩＲ４に保
持された命令は実行シーケンサ６によってそのビットパ
ターンが解読され、実行される。例えば、その命令がメ
モリとレジスタ間の演算命令である場合には、実行シー
ケンサ６はまず最初に外部メモリからオペランドをリー
ドする。このために、実行シーケンサ６は信号線３７よ
りバススタート信号ＢＳをアサートしてバスサイクルの
開始をしらせ、同時に信号線３６をアサートすることに
よりＲ／Ｗ＝１にする。このとき外部メモリアドレスと
して、演算器７で計乍されＡＲ９に保持されている値が
アドレス信号ＡＯ−３１より送出される。この外部メモ
リに交するリード動作と並行して、実行シーケンサ６兄
らのバススタートはバスコントローラ１２に報信される
。バスコントローラ１２は、信号線３７σアサートを契
機にデータ転送完了信号ＤＣ２７カアサートされるのを
待ち、これがアサートされシと実行シーケンサ６にデー
タレディ信号２８を棲し、外部メモリからデータがリー
ドされたこと杏知らせる。実行シーケンサ６はリードさ
れたデータを内部データバス２０を介して演算器７のｍ
＝の入力とし、他方の入力はレジスタ８からリードした
データとして演算を行う。その演算結果は１部データパ
ス２０およびデータ線Ｄｏ−３１をめして、外部メモリ
にライトされる。このときの、実行シーケンサ６および
バスコントローラ１２Ｃ動作はリードの場合と同様であ
る。（ただし、信号線３６はネゲートされ、Ｒ／Ｗ＝Ｏ
となっている。） 上記のようにマイクロプロセサ］で命令が実行されるが
、その動作のなかでデータを外部メモリからリードする
とき（命令リード、およびオペランドリードのとき）、
パリティ回路１］−によってパリティチエツクが行われ
る。更に詳述すると。

パリティ回路１１はＶＬ＝１及びＰＥＮ２６からの入力
信号が′　１′　（パリティエネーブル）のときにリー
ドデータＤＯ−３１とリードパリティＤＰＯ−３間のパ
リティチエツクを行う（ＭＤ＝Ｏのときは奇パリティチ
エツク、ＭＤ＝１のときは偶パリティチエツク）。この
パリティチエツクの結果、パリティエラーであると判明
すると。

ＰＥ１５に１がセットされ、それと同時にアクセスエラ
ー信号３４がアサートされ例外処理回路５にそれが報告
される。データリードの結果として外部メモリのアクセ
スに何らかの障害が外部で見つかった場合には、バスエ
ラー信号３８（ＢＥＲＲ）がアサートされ、この場合に
もアクセスエラー信号３４がアサートされる。バスエラ
ーが発生した場合にはＢＥ１６に１がセットされる。例
外処理回路５はアクセスエラーが報告されると、直ちに
実行シーケンサ６にアクセス例外処理要求信号３５を返
す９実行シーケンサ６は現在実行中の命令実行動作を中
断してアクセス例外処理に入る。アクセス例外処理は、
通常のマイクロプロセサの例外処理として良く知られて
いるように、マイクロプロセサ１の外部からアクセス例
外用ベクタをフェッチしてその例外ベクタでしめされる
例外処理ルーチンへ処理を移す。アクセス例外用ベクタ
番号は例外処理回路５で生成され、信号線３１を介して
演算器７に入力され、アクセス例外用ベクタのアドレス
が計算される。例外処理ルーチンはＰＥ１５あるいはＢ
Ｅ１６のどちらに１がセットされているかをみることで
、アクセス例外の原因を知ることができる。

マイクロプロセサ１の命令実行中にデータを外部メモリ
にライトする場合には、パリティ回路１１はデータ信号
Ｄｏ−３１に付随したパリティ信号ＤＰＯ−３を生成し
て外部に送出する（ＭＤ＝Ｏのときは奇パリティチエツ
ク、ＭＤ＝１のときは偶パリティチエツク）。データラ
イトサイクルの場合には、パリティエラーによるアクセ
ス例外は発生しないが、ＢＥＲＲ３８によるアクセス例
外は発生しすることがある。この場合のマイクロプロセ
サ１の内部動作は上記データリードの場合のそれと同じ
である。

第２Ａ図はマイクロプロセサ１が発行するリードサイク
ルのタイミングチャートを示す。外部メモリからＤＣ２
７がアサートされるとバスサイクルは終了する。ＤＣ２
７のアサートと同時にＢＥＲＲ３８がアサートされると
マイクロプロセサ１はそのバスサイクルでバスエラーが
発生したと認識する。ＤＰＯ−３上に有効なパリティが
のっている場合には、外部メモリはＰＥＮ２６をＤＣ２
７と同時にアサートする。

マイクロプロセサ１はバス制御部３０制御レジスタＶＬ
１３、ＭＤ１４、ステータスレジスタＰＥ１５、ＢＥ１
６に値を設定する制御ライト命令、および、ＰＥ１５、
ＢＥ１６の値を読む制御リード命令を持つ。制御ライト
命令がＩＲ４に設定されると実行シーケンサ６は信号２
９によりバスコントローラ１２に制御ライト動作の起動
をかける。バスコントローラ１２は内部アドレス信号の
一部４０よりアクセスされるテーブルあるいはレジスタ
を判別して、それに対してライト指示信号を出す。ライ
トされる値は内部データ信号２゜上の値である。一方、
制御リード命令がＩＲ４に設定されると実行シーケンサ
６は信号２９によりバスコントローラ１２に制御リード
動作の起動をかける。バスコントローラ１２は内部アド
レス信号の一部４０よりアクセスされるレジスタを判別
して、それに対してリード指示信号を出す。リードされ
た値は内部データ信号２ｏ上にのる。

上記のようにマイクロプロセサ１で制御ライト、リード
命令を実行することによりソフトウェアにより、パリテ
ィチエツクの有無やパリティモードを柔軟に設定するこ
とができる。

パリティ回路 第３Ａ図にパリティ回路１１の回路図を示す。

ＰＧ３１２，３１３，３１４，３１５はバイト単位のパ
リティ生成器である。それぞれ内部データ［２０の第０
−、７ビツト、第８−１５ビツト、第１６−２３ビツト
、第２４−３１ビツトに対応したパリティビットをＭＤ
１４の出力値２３に従って生成する（Ｏのときは奇パリ
ティチエツク、１のときは偶パリティチエツク）。第４
Ａ図にＰＧの回路図を示す。８ビツトの入力４５０−４
５７をＥ　ＯＲ（Ｅｘｃｌｕｓｉｖｅ　ＯＲ）ゲート４
００−４０６により排他的論理和をとることによりＥＯ
Ｒ４０６より偶パリティが出力される。インバータＩＮ
Ｖ４０ｇの出力は奇パリティとなっている。ＩＮＶ４０
９とＡＮＤ（Ａｎｄ　　ゲート）４０７．４１０と０Ｒ
（Ｏｒゲート）４１１は偶パリティか奇パリティを選択
するセレクタを構成する。

第３Ａ図のトライステートゲート３０８−３１１はバス
サイクルがライト（信号３６がＯのとき）動作のときに
パリティ信号２５にＰＧ３１２−３１５が生成したパリ
ティビットを流す。リード（信号３６が１のとき）動作
のときにはトライステートゲート３０８−３１１はカッ
トオフされる。

この時、パリティ信号２５からは外部からリードされた
パリティビットが入力され、ＰＧ３１２−３１５により
生成されたパリティビットとＥＯＲ３０４−３０７で比
較され、不一致がおこると０Ｒ３０２の出力がアサート
される。パリティチエツクを行う条件はＡＮＤ３０３で
決定される。すなわち、信号２６（ＰＥＮ２６）と信号
２２（ｖＬレジスタ）がともに１であり、かつ信号３６
が１（リード）であるときにＡＮＤ３０３がアサートさ
れ、ＡＮＤ３０１の出力がパリティエラー結果出力２４
となる。この信号のアサートによりＰＥ１５がセットさ
れる。また、パリティエラー結果とＢＥＲＲ３８は０Ｒ
３００で論理和がとられアクセスエラー信号３４になる
。

システムＵ 第５Ａ図はマイクロプロセサ１を用いたシステムの構成
例である。５００，５０１，５０２はマイクロプロセサ
１の外部メモリであり、それぞれＲＡＭ　（Ｒａｎｄｕ
ｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、　　ｌ１０（Ｉｎ
ｐｕｔ／　０ｕｔｐｕｔ）　　レジスタ、ＲＯＭ　（Ｒ
ｅａｄ　ＯｎｌｙＭｅｍｏｒｙ）で構成されている。こ
の外部メモリのうちＲＡＭ５００だけがパリティの付加
をサポートしている。このため、ＲＡＭ５００だけパリ
ティ信号５５３につながれている。Ｂ５Ｃ５０３は外部
バスコントローラであり、マイクロプロセサ１のアドレ
ス信号５５５の上位２ビツトを観測する。その値が′１
１′の時にマイクロプロセサ１が外部メモリ未実装領域
をアクセスしたと判断してデータ転送完了信号５５６お
よびバスエラー信号５５２をアサートする。第６Ａ図は
第５Ａ図のシステムの外部メモリの領域割当てを示す。

アドレスが、’ｏｏｏｏ。

０００’　−’３ＦＦＦＦＦＦＦ’はＲＡＭ領域、’４
０００００００’　−’７ＦＦＦＦＦＦＦ’　ハＩ１０
レジスタ領域、’８０００００００’’ＢＦＦＦＦＦＦ
Ｆ’はＲＯＭ領域、’ｃｏｏ。

００００’　−’ＦＦＦＦＦＦＦＦ’は未実装領域であ
る。

マイクロプロセサ１がＲＡＭ領域をリードアクセスした
場合、パリティが有効であるので、パリティエネーブル
信号５５７がアサートされる。

方、マイクロプロセサ１がＩ１０レジスタ領域かＲＯＭ
領域をリードアクセスした場合、パリティが無効である
ので、パリティエネーブル信号５５７がネゲートされる
。

以上発明の第２番目の実施例を述へたが、上記実施例で
は、エラーチエツクのコードをパリティとしたが、この
コードを例えば、Ｅ　ＣＣ（ＥｒｒｏｒＣｈｅｃｋ　ａ
ｎｄ　Ｃｏｒｒｅｃｔ）コードに拡張した場合も容易に
考えられる。この場合には、パリティ回路］１は単にパ
リティをチエツクするのではなく、エンコードされたエ
ラーチエツクコードをチエツクしてエラーを検出し、あ
るケースではエラーの修正も行う。

また、上記実施例では、ＢＥＲＲ信号によってエラー発
生が報告された場合と内部のパリティチエツクによって
エラーが発生した場合とで同じアクセス例外として同じ
例外用ベクタ番号が割当てられているが、これらの例外
用ベクタ番号をそれぞれ別々に、例えば、前者にバスエ
ラー用例外ベクタ番号を後者にパリティエラー例外用ベ
クタ番号を割当てることも容易に考えられる。

〔発明の効果〕

上記に示したように本発明のバスパリティ機構をもつマ
イクロプロセサでは、パリティチエツク回路を内蔵し、
パリティチエツクの結果エラーが発生した場合にそれを
、マイクロプロセサの命令実行制御部に報告する信号線
がマイクロプロセサの内部に存在するために、マイクロ
プロセサにそのパリティエラー状態を知らせるための外
部回路が不要となり、システム構築の際のハードウェア
が増加しない。

また、パリティチエツクの結果エラーが発生した場合に
それを外部回路を介在せず、同一チップ上の信号線によ
りマイクロプロセサの命令実行制御部にエラー報告する
ために、命令の実行が直ちに中断できる。このため、エ
ラー報告が遅れて、マイクロプロセサにおけるプログラ
ムの実行が暴走する恐れがなくなる。

また、上記マイクロプロセサにパリティ生成回路を持つ
外部メモリと、パリティ生成回路を持たない外部メモリ
とを付けてシステムを構築する場合に、マイクロプロセ
サの内部にそれぞれの外部メモリに応じてパリティの有
無を設定する回路を持ち、それをソフトウェアにより設
定できるので。

エラー状態信号出力を判断する外部回路が不要であり、
システム構築の際のハードウェアが増加しない。また、
パリティの有無をソフトウェアにより設定できるので、
システムの構築が柔軟にできる。

また、上記マイクロプロセサにパリティ生成回路を持つ
外部メモリと、パリティ生成回路を持たない外部メモリ
とを付けてシステムを構築する場合に、パリティエネー
ブル信号によりそれぞれの外部メモリに応じてパリティ
の有無を指定できるので、システムの構築が柔軟にでき
る。

また、上記マイクロプロセサには、使用するパリティモ
ードを設定する回路を持ち、それをソフトウェアにより
設定できるので、例えば、奇パリティを採用する外部メ
モリとを付ける場合にも、偶パリティを採用する外部メ
モリとを付ける場合にも柔軟に対応でき、偶数−奇数パ
リティ変換のだめの外部回路が不要であり、システム構
築の際のハードウェアが増加しない。

以上のように本発明のマイクロプロセサを用いれば、余
分な外部回路が不要になり、最小のハードウェアで、融
通性および信頼性の高いシステムの構築が可能となる。

【図面の簡単な説明】

第１図から第６図までは本発明の第１番目の実施例の説
明図であり、第１図はマイクロプロセサの内部構成図、
第２図はメモリ領域管理テーブルの構成図、第３図はパ
リティ回路の回路図、第４図はパリティ生成回路の回路
図、第５図は本発明のマイクロプロセサをもちいたシス
テム構成図、第６図は第５図のシステム構成における領
域割当て図であり、第１Ａ図から第６Ａ図までは本発明
の第２番目の実施例の説明図であり、第１Ａ図は本発明
を適用したマイクロプロセサの内部構成図、第２Ａ図は
リードバスサイクルのタイミングチャート、第３Ａ図は
パリティ回路の回路図、第４Ａ図はパリティ生成回路の
回路図、第５Ａ図は本発明のマイクロプロセサをもちい
たシステム構成図、第６Ａ図は第５Ａ図のシステム構成
における領域第１図 第２図 ＤＦ″０ ！７Ａ刷 Ｙ２Ａ面 第３図 γ３Ａ回 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １、データをアクセスするためのバスインタフェース、
   および、該バスインタフェース上のデータのパリテイエ
   ラーを検出するためのバスパリテイインタフェースを有
   するマイクロプロセサであって、 （１）該マイクロプロセサにおけるプログラムの実行を
   中断させる例外処理回路と、 （２）該マイクロプロセサのアクセスする各メモリ領域
   が有効なパリテイ信号を生成するか否かを指定する制御
   情報を格納するメモリ領域管理テーブルと、 （３）該バスインタフェースおよび該バスパリテイイン
   タフェース上の信号からパリテイエラーを検出し、該メ
   モリ領域管理テーブルから読みだされた該制御情報に従
   い該パリテイエラー結果を該例外処理回路に伝達するか
   否かを決定するパリテイ回路と、 を具備し、該メモリ領域管理テーブルの制御情報を設定
   する命令を持つことを特徴とするマイクロプロセサ。 ２、データをアクセスするためのバスインタフェース、
   および、該バスインタフェース上のデータのパリテイエ
   ラーを検出するためのバスパリティインタフェースを有
   するマイクロプロセサであって、 （１）該マイクロプロセサにおけるプログラムの実行を
   中断させる例外処理回路と、 （２）該マイクロプロセサのアクセスする該バスインタ
   フェースのデータが該バスパリティインタフェース上に
   有効なパリテイ信号を持つか否かを指定する制御レジス
   タと、 （３）該バスインタフェースおよび該バスパリティイン
   タフェース上の信号からパリテイエラーを検出し、該制
   御レジスタの値に従い、該パリテイエラー結果を該例外
   処理回路に伝達するか否かを決定するパリテイ回路と、 を具備し、該制御レジスタの値を設定する命令を持つこ
   とを特徴とするマイクロプロセサ。 ３、上記１または２のマイクロプロセサはパリテイのモ
   ードを指定する制御レジスタを具備し、該制御レジスタ
   の指定するモードにしたがって、上記１のパリテイ回路
   はパリテイエラーを検出し、該制御レジスタの値を設定
   する命令を持つことを特徴とする特許請求範囲１または
   ２記載のマイクロプロセサ。 ４、データをアクセスするためのバスインタフェース、
   および、該バスインタフェース上のデータのパリテイエ
   ラーを検出するためのバスパリティインタフェースを有
   するマイクロプロセサであって、 （１）該マイクロプロセサにおけるプログラムの実行を
   中断させる例外処理回路と、 （２）該バスパリティインタフェース上のパリテイ信号
   が有効か無効かを示す制御インタフェースと、 （３）該バスインタフェースおよび該バスパリティイン
   タフェース上の信号からパリテイエラーを検出し、該制
   御インタフェースの指示に従い、該パリテイエラー結果
   を該例外処理回路に伝達するか否かを決定するパリテイ
   回路と、 を具備することを特徴とするマイクロプロセサ。 ５、上記４のマイクロプロセサはパリテイのモードを指
   定する制御レジスタを具備し、該制御レジスタの指定す
   るモードにしたがって、上記４のパリテイ回路はパリテ
   イエラーを検出し、該制御レジスタの値を設定する命令
   を持つことを特徴とする特許請求範囲４記載のマイクロ
   プロセサ。