JP3157805B2 - サイズアクノリッジ返送装置及びサイズアクノリッジ返送方法 - Google Patents
サイズアクノリッジ返送装置及びサイズアクノリッジ返送方法Info
- Publication number
- JP3157805B2 JP3157805B2 JP04387799A JP4387799A JP3157805B2 JP 3157805 B2 JP3157805 B2 JP 3157805B2 JP 04387799 A JP04387799 A JP 04387799A JP 4387799 A JP4387799 A JP 4387799A JP 3157805 B2 JP3157805 B2 JP 3157805B2
- Authority
- JP
- Japan
- Prior art keywords
- size
- signal
- acknowledge
- port
- acknowledgment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bus Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、マスタユニットが
制御する唯一のバスに接続するスレーブユニットの実装
数が任意であってスレーブユニットのバス幅であるポー
トサイズが異なる装置構成において、スレーブユニット
の実装数によりバス上の各信号が持つ負荷容量が変化す
る場合であっても、ポートサイズを認識するサイズアク
ノリッジ信号間に負荷容量差を生じさせることなくポー
トサイズを正しく認識するサイズアクノリッジ返送装置
及びサイズアクノリッジ返送方法に関する。
制御する唯一のバスに接続するスレーブユニットの実装
数が任意であってスレーブユニットのバス幅であるポー
トサイズが異なる装置構成において、スレーブユニット
の実装数によりバス上の各信号が持つ負荷容量が変化す
る場合であっても、ポートサイズを認識するサイズアク
ノリッジ信号間に負荷容量差を生じさせることなくポー
トサイズを正しく認識するサイズアクノリッジ返送装置
及びサイズアクノリッジ返送方法に関する。
【０００２】
【従来の技術】図４は従来技術のサイズアクノリッジ返
送方法を説明するためのブロック図、図５は図４のサイ
ズアクノリッジ返送方法の動作を説明するためのタイミ
ングチャートである。図４を参照すると、従来技術のサ
イズアクノリッジ返送方法では、２ビットのサイズアク
ノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊のエンコ
ード結果に従ってポートサイズを検出し、ダイナミック
バスサイジング機能およびミスアライメントをサポート
する３２ビットＣＰＵＰ２３をマスタユニットＰ１のプ
ロセッサとして使用している。また、ＣＰＵＰ２３が制
御する唯一のバスに接続するスレーブユニットの実装数
が任意でかつスレーブユニットのバス幅であるポートサ
イズが異なる装置におけるサイズアクノリッジ信号ＤＳ
ＡＣＫ１＊，ＤＳＡＣＫ０＊の接続を行う場合には、図
４に示すように、各スレーブユニットＰ２，…，Ｐ１９
のポートサイズに応じて、必要とするサイズアクノリッ
ジ信号ＤＳＡＣＫ１＊、サイズアクノリッジ信号ＤＳＡ
ＣＫ０＊のいずれか、またはＤＳＡＣＫ１＊，ＤＳＡＣ
Ｋ０＊を各スレーブユニットＰ２，…，Ｐ１９で生成し
てマスタユニットＰ１に返送していた。
送方法を説明するためのブロック図、図５は図４のサイ
ズアクノリッジ返送方法の動作を説明するためのタイミ
ングチャートである。図４を参照すると、従来技術のサ
イズアクノリッジ返送方法では、２ビットのサイズアク
ノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊のエンコ
ード結果に従ってポートサイズを検出し、ダイナミック
バスサイジング機能およびミスアライメントをサポート
する３２ビットＣＰＵＰ２３をマスタユニットＰ１のプ
ロセッサとして使用している。また、ＣＰＵＰ２３が制
御する唯一のバスに接続するスレーブユニットの実装数
が任意でかつスレーブユニットのバス幅であるポートサ
イズが異なる装置におけるサイズアクノリッジ信号ＤＳ
ＡＣＫ１＊，ＤＳＡＣＫ０＊の接続を行う場合には、図
４に示すように、各スレーブユニットＰ２，…，Ｐ１９
のポートサイズに応じて、必要とするサイズアクノリッ
ジ信号ＤＳＡＣＫ１＊、サイズアクノリッジ信号ＤＳＡ
ＣＫ０＊のいずれか、またはＤＳＡＣＫ１＊，ＤＳＡＣ
Ｋ０＊を各スレーブユニットＰ２，…，Ｐ１９で生成し
てマスタユニットＰ１に返送していた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。第１の問題点は、
８ビットポートのスレーブユニットＰ４，…，Ｐ１９の
実装数が増えた場合に、３２ビットポートのスレーブユ
ニットＰ２へアクセスを実行すると、１６ビットポート
であると認識してしまう結果、ダイナミックバスサイジ
ング機能およびミスアライメントが誤動作する点であ
る。その理由は、８ビットポートのスレーブユニットＰ
４，…，Ｐ１９の実装数が増えた場合にサイズアクノリ
ッジ信号ＤＳＡＣＫ１＊の負荷容量に比べ、サイズアク
ノリッジ信号ＤＳＡＣＫ０＊の負荷容量が増大すること
によりサイズアクノリッジ信号ＤＳＡＣＫ０＊の変化が
鈍くなり、サイズアクノリッジ信号ＤＳＡＣＫ１＊−サ
イズアクノリッジ信号ＤＳＡＣＫ０＊間の位相差が大き
くなり、この状態では、図５に示すように、ＣＰＵＰ２
３がサイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣ
Ｋ０＊のサンプリング時に１６ビットポートであると誤
認識するからである。
術には以下に掲げる問題点があった。第１の問題点は、
８ビットポートのスレーブユニットＰ４，…，Ｐ１９の
実装数が増えた場合に、３２ビットポートのスレーブユ
ニットＰ２へアクセスを実行すると、１６ビットポート
であると認識してしまう結果、ダイナミックバスサイジ
ング機能およびミスアライメントが誤動作する点であ
る。その理由は、８ビットポートのスレーブユニットＰ
４，…，Ｐ１９の実装数が増えた場合にサイズアクノリ
ッジ信号ＤＳＡＣＫ１＊の負荷容量に比べ、サイズアク
ノリッジ信号ＤＳＡＣＫ０＊の負荷容量が増大すること
によりサイズアクノリッジ信号ＤＳＡＣＫ０＊の変化が
鈍くなり、サイズアクノリッジ信号ＤＳＡＣＫ１＊−サ
イズアクノリッジ信号ＤＳＡＣＫ０＊間の位相差が大き
くなり、この状態では、図５に示すように、ＣＰＵＰ２
３がサイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣ
Ｋ０＊のサンプリング時に１６ビットポートであると誤
認識するからである。
【０００４】また第２の問題点は、マスタユニットＰ１
においてポートサイズの誤認識を回避するためには、１
回のバスサイクルに要する時間が長くなる点である。そ
の理由は、マスタユニットＰ１において、サイズアクノ
リッジ信号ＤＳＡＣＫ１＊とサイズアクノリッジ信号Ｄ
ＳＡＣＫ０＊の最大位相差以上のＤＳＡＣＫマスク信号
を生成し、ＤＳＡＣＫマスク信号がアサートされてから
最大位相差以降にバスサイクル終了のトリガとなるサイ
ズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊を
ＣＰＵＰ２３へ入力する必要があるからである。
においてポートサイズの誤認識を回避するためには、１
回のバスサイクルに要する時間が長くなる点である。そ
の理由は、マスタユニットＰ１において、サイズアクノ
リッジ信号ＤＳＡＣＫ１＊とサイズアクノリッジ信号Ｄ
ＳＡＣＫ０＊の最大位相差以上のＤＳＡＣＫマスク信号
を生成し、ＤＳＡＣＫマスク信号がアサートされてから
最大位相差以降にバスサイクル終了のトリガとなるサイ
ズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊を
ＣＰＵＰ２３へ入力する必要があるからである。
【０００５】さらに第３の問題点は、スレーブユニット
においてポートサイズの誤認識を回避するためには、１
６ビットポートおよび８ビットポートを持つスレーブユ
ニットのＤＳＡＣＫ＊返送回路（不図示）規模が大きく
なる点である。その理由は、サイズアクノリッジ信号Ｄ
ＳＡＣＫ１＊とサイズアクノリッジ信号ＤＳＡＣＫ０ ＊
の負荷容量を均等とするために、必要としないＤＳＡＣ
Ｋ＊、例えば１６ビットポートのスレーブユニットでは
サイズアクノリッジ信号ＤＳＡＣＫ０＊、８ビットポー
トのスレーブユニットＰ４，…，Ｐ１９ではサイズアク
ノリッジ信号ＤＳＡＣＫ１＊に非アクティブを出力する
疑似回路を設ける必要があるからである。
においてポートサイズの誤認識を回避するためには、１
６ビットポートおよび８ビットポートを持つスレーブユ
ニットのＤＳＡＣＫ＊返送回路（不図示）規模が大きく
なる点である。その理由は、サイズアクノリッジ信号Ｄ
ＳＡＣＫ１＊とサイズアクノリッジ信号ＤＳＡＣＫ０ ＊
の負荷容量を均等とするために、必要としないＤＳＡＣ
Ｋ＊、例えば１６ビットポートのスレーブユニットでは
サイズアクノリッジ信号ＤＳＡＣＫ０＊、８ビットポー
トのスレーブユニットＰ４，…，Ｐ１９ではサイズアク
ノリッジ信号ＤＳＡＣＫ１＊に非アクティブを出力する
疑似回路を設ける必要があるからである。
【０００６】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、マスタユニットが
制御する唯一のバスに接続するスレーブユニットの実装
数が任意であってスレーブユニットのバス幅であるポー
トサイズが異なる装置構成において、スレーブユニット
の実装数によりバス上の各信号が持つ負荷容量が変化す
る場合であっても、ポートサイズを認識するサイズアク
ノリッジ信号間に負荷容量差を生じさせることなくポー
トサイズを正しく認識するサイズアクノリッジ返送装置
及びサイズアクノリッジ返送方法を提供する点にある。
のであり、その目的とするところは、マスタユニットが
制御する唯一のバスに接続するスレーブユニットの実装
数が任意であってスレーブユニットのバス幅であるポー
トサイズが異なる装置構成において、スレーブユニット
の実装数によりバス上の各信号が持つ負荷容量が変化す
る場合であっても、ポートサイズを認識するサイズアク
ノリッジ信号間に負荷容量差を生じさせることなくポー
トサイズを正しく認識するサイズアクノリッジ返送装置
及びサイズアクノリッジ返送方法を提供する点にある。
【０００７】
【課題を解決するための手段】請求項１に記載の発明の
要旨は、マスタユニットが制御する唯一のバスに接続す
るスレーブユニットの実装数が任意であってスレーブユ
ニットのバス幅であるポートサイズが異なる装置構成に
対して、スレーブユニットの実装数によりバス上の各信
号が持つ負荷容量が変化する場合であっても、ポートサ
イズを認識する２種類のサイズアクノリッジ信号間に負
荷容量差を生じさせることなくポートサイズを正しく認
識するサイズアクノリッジ返送装置であって、前記マス
タユニットから前記スレーブユニットへのバスアクセス
のアドレスをデコードして当該スレーブユニットのビッ
トポートのビット数を検出するとともに当該検出したビ
ット数に対応した前記ポートサイズの情報を生成するア
ドレスデコード部と、前記スレーブユニットのいずれか
から入力される転送アクノリッジ信号および前記アドレ
スデコード部から入力される前記ポートサイズに基づい
て前記マスタユニットに対し返送する前記２種類のサイ
ズアクノリッジ信号を生成するアクノリッジ生成部とを
備えたアクノリッジ返送手段と、前記サイズアクノリッ
ジ信号を生成する機能を一つに集約分離し前記スレーブ
ユニットが出力する転送完了を示す信号をポートサイズ
によらず１信号とする手段を有することを特徴とするサ
イズアクノリッジ返送装置に存する。また、請求項２に
記載の発明の要旨は、前記マスタユニットが前記スレー
ブユニットへアクセスを行ったとき、前記アドレスデコ
ード部が前記スレーブユニットへのアクセスであったこ
とを検出するとともに、前記ポートサイズについての所
定の真理値表に基づいて当該スレーブユニットのポート
サイズの情報を前記アクノリッジ生成部へ送出すること
で、前記サイズアクノリッジ信号を生成する機能を一つ
に集約分離し前記スレーブユニットが出力する転送完了
を示す信号をポートサイズによらず１信号とするように
構成されていることを特徴とする請求項１に記載のサイ
ズアクノリッジ返送装置に存する。また、請求項３に記
載の発明の要旨は、前記スレーブユニットが前記転送ア
クノリッジ信号を前記アクノリッジ生成部に送出したと
き、前記アクノリッジ生成部が所定論理値の前記２種類
のサイズアクノリッジ信号に基づいて前記ポートサイズ
情報および前記転送アクノリッジ信号を用いて前記２種
類のサイズアクノリッジ信号を生成して前記マスタユニ
ットへ返送することで、前記サイズアクノリッジ信号を
生成する機能を一つに集約分離し前記スレーブユニット
が出力する転送完了を示す信号をポートサイズによらず
１信号とするように構成されていることを特徴とする請
求項１に記載のサイズアクノリッジ返送装置に存する。
また、請求項４に記載の発明の要旨は、前記アクノリッ
ジ返送手段は、前記２種類のサイズアクノリッジ信号を
生成する機能を一つに集約分離することにより、前記ス
レーブユニットの実装数が増減した場合であっても前記
２種類のサイズアクノリッジ信号間の負荷容量差を防い
で当該スレーブユニットにかかる正しいポートサイズを
検出することで、前記サイズアクノリッジ信号を生成す
る機能を一つに集約分離し前記スレーブユニットが出力
する転送完了を示す信号をポートサイズによらず１信号
とするように構成されていることを特徴とする請求項２
または３に記載のサイズアクノリッジ返送装置に存す
る。また、請求項５に記載の発明の要旨は、前記アクノ
リッジ返送手段は、前記２種類のサイズアクノリッジ信
号を生成する機能を一つに集約分離することにより、前
記スレーブユニットの実装数が増減した場合であっても
前記２種類のサイズアクノリッジ信号間の位相差の変化
を防いで当該スレーブユニットにかかる正しいポートサ
イズを検出することで、前記サイズアクノリッジ信号を
生成する機能を一つに集約分離し前記スレーブユニット
が出力する転送完了を示す信号をポートサイズによらず
１信号とするように構成されていることを特徴とする請
求項２または３に記載のサイズアクノリッジ返送装置に
存する。また、請求項６に記載の発明の要旨は、マスタ
ユニットが制御する唯一のバスに接続するスレーブユニ
ットの実装数が任意であってスレーブユニットのバス幅
であるポートサイズが異なる装置構成に対して、スレー
ブユニットの実装数によりバス上の各信号が持つ負荷容
量が変化する場合であっても、ポートサイズを認識する
２種類のサイズアクノリッジ信号間に負荷容量差を生じ
させることなくポートサイズを正しく認識するサイズア
クノリッジ返送方法であって、前記マスタユニットから
前記スレーブユニットへのバスアクセスのアドレスをデ
コードして当該スレーブユニットのビットポートのビッ
ト数を検出するとともに当該検出したビット数に対応し
た前記ポートサイズの情報を生成するアドレスデコード
工程と、前記スレーブユニットのいずれかから入力され
る転送アクノリッジ信号および前記アドレスデコード工
程から入力される前記ポートサイズに基づいて前記マス
タユニットに対し返送する前記２種類のサイズアクノリ
ッジ信号を生成するアクノリッジ生成工程とを備えたア
クノリッジ返送工程と、前記サイズアクノリッジ信号を
生成する機能を一つに集約分離し前記スレーブユニット
が出力する転送完了を示す信号をポートサイズによらず
１信号とする工程を有することを特徴とするサイズアク
ノリッジ返送方法に存する。また、請求項７に記載の発
明の要旨は、前記マスタユニットが前記スレーブユニッ
トへアクセスを行ったとき、前記アドレスデコード工程
が前記スレーブユニットへのアクセスであったことを検
出するとともに、前記ポートサイズについての所定の真
理値表に基づいて当該スレーブユニットのポートサイズ
の情報を前記アクノリッジ生成工程へ送出することで、
前記サイズアクノリッジ信号を生成する機能を一つに集
約分離し前記スレーブユニットが出力する転送完了を示
す信号をポートサイズによらず１信号とする工程を含む
ことを特徴とする請求項６に記載のサイズアクノリッジ
返送方法に存する。また、請求項８に記載の発明の要旨
は、前記スレーブユニットが前記転送アクノリッジ信号
を前記アクノリッジ生成工程に送出したとき、前記アク
ノリッジ生成工程が所定論理値の前記２種類のサイズア
クノリッジ信号に基づいて前記ポートサイズ情報および
前記転送アクノリッジ信号を用いて前記２種類のサイズ
アクノリッジ信号を生成して前記マスタユニットへ返送
することで、前記サイズアクノリッジ信号を生成する機
能を一つに集約分離し前記スレーブユニットが出力する
転送完了を示す信号をポートサイズによらず１信号とす
る工程を含むことを特徴とする請求項６に記載のサイズ
アクノリッジ返送方法に存する。また、請求項９に記載
の発明の要旨は、前記アクノリッジ返送工程は、前記２
種類のサイズアクノリッジ信号を生成する機能を一つに
集約分離することにより、前記スレーブユニットの実装
数が増減した場合であっても前記２種類のサイズアクノ
リッジ信号間の負荷容量差を防いで当該スレーブユニッ
トにかかる正しいポートサイズを検出することで、前記
サイズアクノリッジ信号を生成する機能を 一つに集約分
離し前記スレーブユニットが出力する転送完了を示す信
号をポートサイズによらず１信号とする工程を含むこと
を特徴とする請求項７または８に記載のサイズアクノリ
ッジ返送方法に存する。また、請求項１０に記載の発明
の要旨は、前記アクノリッジ返送工程は、前記２種類の
サイズアクノリッジ信号を生成する機能を一つに集約分
離することにより、前記スレーブユニットの実装数が増
減した場合であっても前記２種類のサイズアクノリッジ
信号間の位相差の変化を防いで当該スレーブユニットに
かかる正しいポートサイズを検出することで、前記サイ
ズアクノリッジ信号を生成する機能を一つに集約分離し
前記スレーブユニットが出力する転送完了を示す信号を
ポートサイズによらず１信号とする工程を含むことを特
徴とする請求項７または８に記載のサイズアクノリッジ
返送方法に存する。
要旨は、マスタユニットが制御する唯一のバスに接続す
るスレーブユニットの実装数が任意であってスレーブユ
ニットのバス幅であるポートサイズが異なる装置構成に
対して、スレーブユニットの実装数によりバス上の各信
号が持つ負荷容量が変化する場合であっても、ポートサ
イズを認識する２種類のサイズアクノリッジ信号間に負
荷容量差を生じさせることなくポートサイズを正しく認
識するサイズアクノリッジ返送装置であって、前記マス
タユニットから前記スレーブユニットへのバスアクセス
のアドレスをデコードして当該スレーブユニットのビッ
トポートのビット数を検出するとともに当該検出したビ
ット数に対応した前記ポートサイズの情報を生成するア
ドレスデコード部と、前記スレーブユニットのいずれか
から入力される転送アクノリッジ信号および前記アドレ
スデコード部から入力される前記ポートサイズに基づい
て前記マスタユニットに対し返送する前記２種類のサイ
ズアクノリッジ信号を生成するアクノリッジ生成部とを
備えたアクノリッジ返送手段と、前記サイズアクノリッ
ジ信号を生成する機能を一つに集約分離し前記スレーブ
ユニットが出力する転送完了を示す信号をポートサイズ
によらず１信号とする手段を有することを特徴とするサ
イズアクノリッジ返送装置に存する。また、請求項２に
記載の発明の要旨は、前記マスタユニットが前記スレー
ブユニットへアクセスを行ったとき、前記アドレスデコ
ード部が前記スレーブユニットへのアクセスであったこ
とを検出するとともに、前記ポートサイズについての所
定の真理値表に基づいて当該スレーブユニットのポート
サイズの情報を前記アクノリッジ生成部へ送出すること
で、前記サイズアクノリッジ信号を生成する機能を一つ
に集約分離し前記スレーブユニットが出力する転送完了
を示す信号をポートサイズによらず１信号とするように
構成されていることを特徴とする請求項１に記載のサイ
ズアクノリッジ返送装置に存する。また、請求項３に記
載の発明の要旨は、前記スレーブユニットが前記転送ア
クノリッジ信号を前記アクノリッジ生成部に送出したと
き、前記アクノリッジ生成部が所定論理値の前記２種類
のサイズアクノリッジ信号に基づいて前記ポートサイズ
情報および前記転送アクノリッジ信号を用いて前記２種
類のサイズアクノリッジ信号を生成して前記マスタユニ
ットへ返送することで、前記サイズアクノリッジ信号を
生成する機能を一つに集約分離し前記スレーブユニット
が出力する転送完了を示す信号をポートサイズによらず
１信号とするように構成されていることを特徴とする請
求項１に記載のサイズアクノリッジ返送装置に存する。
また、請求項４に記載の発明の要旨は、前記アクノリッ
ジ返送手段は、前記２種類のサイズアクノリッジ信号を
生成する機能を一つに集約分離することにより、前記ス
レーブユニットの実装数が増減した場合であっても前記
２種類のサイズアクノリッジ信号間の負荷容量差を防い
で当該スレーブユニットにかかる正しいポートサイズを
検出することで、前記サイズアクノリッジ信号を生成す
る機能を一つに集約分離し前記スレーブユニットが出力
する転送完了を示す信号をポートサイズによらず１信号
とするように構成されていることを特徴とする請求項２
または３に記載のサイズアクノリッジ返送装置に存す
る。また、請求項５に記載の発明の要旨は、前記アクノ
リッジ返送手段は、前記２種類のサイズアクノリッジ信
号を生成する機能を一つに集約分離することにより、前
記スレーブユニットの実装数が増減した場合であっても
前記２種類のサイズアクノリッジ信号間の位相差の変化
を防いで当該スレーブユニットにかかる正しいポートサ
イズを検出することで、前記サイズアクノリッジ信号を
生成する機能を一つに集約分離し前記スレーブユニット
が出力する転送完了を示す信号をポートサイズによらず
１信号とするように構成されていることを特徴とする請
求項２または３に記載のサイズアクノリッジ返送装置に
存する。また、請求項６に記載の発明の要旨は、マスタ
ユニットが制御する唯一のバスに接続するスレーブユニ
ットの実装数が任意であってスレーブユニットのバス幅
であるポートサイズが異なる装置構成に対して、スレー
ブユニットの実装数によりバス上の各信号が持つ負荷容
量が変化する場合であっても、ポートサイズを認識する
２種類のサイズアクノリッジ信号間に負荷容量差を生じ
させることなくポートサイズを正しく認識するサイズア
クノリッジ返送方法であって、前記マスタユニットから
前記スレーブユニットへのバスアクセスのアドレスをデ
コードして当該スレーブユニットのビットポートのビッ
ト数を検出するとともに当該検出したビット数に対応し
た前記ポートサイズの情報を生成するアドレスデコード
工程と、前記スレーブユニットのいずれかから入力され
る転送アクノリッジ信号および前記アドレスデコード工
程から入力される前記ポートサイズに基づいて前記マス
タユニットに対し返送する前記２種類のサイズアクノリ
ッジ信号を生成するアクノリッジ生成工程とを備えたア
クノリッジ返送工程と、前記サイズアクノリッジ信号を
生成する機能を一つに集約分離し前記スレーブユニット
が出力する転送完了を示す信号をポートサイズによらず
１信号とする工程を有することを特徴とするサイズアク
ノリッジ返送方法に存する。また、請求項７に記載の発
明の要旨は、前記マスタユニットが前記スレーブユニッ
トへアクセスを行ったとき、前記アドレスデコード工程
が前記スレーブユニットへのアクセスであったことを検
出するとともに、前記ポートサイズについての所定の真
理値表に基づいて当該スレーブユニットのポートサイズ
の情報を前記アクノリッジ生成工程へ送出することで、
前記サイズアクノリッジ信号を生成する機能を一つに集
約分離し前記スレーブユニットが出力する転送完了を示
す信号をポートサイズによらず１信号とする工程を含む
ことを特徴とする請求項６に記載のサイズアクノリッジ
返送方法に存する。また、請求項８に記載の発明の要旨
は、前記スレーブユニットが前記転送アクノリッジ信号
を前記アクノリッジ生成工程に送出したとき、前記アク
ノリッジ生成工程が所定論理値の前記２種類のサイズア
クノリッジ信号に基づいて前記ポートサイズ情報および
前記転送アクノリッジ信号を用いて前記２種類のサイズ
アクノリッジ信号を生成して前記マスタユニットへ返送
することで、前記サイズアクノリッジ信号を生成する機
能を一つに集約分離し前記スレーブユニットが出力する
転送完了を示す信号をポートサイズによらず１信号とす
る工程を含むことを特徴とする請求項６に記載のサイズ
アクノリッジ返送方法に存する。また、請求項９に記載
の発明の要旨は、前記アクノリッジ返送工程は、前記２
種類のサイズアクノリッジ信号を生成する機能を一つに
集約分離することにより、前記スレーブユニットの実装
数が増減した場合であっても前記２種類のサイズアクノ
リッジ信号間の負荷容量差を防いで当該スレーブユニッ
トにかかる正しいポートサイズを検出することで、前記
サイズアクノリッジ信号を生成する機能を 一つに集約分
離し前記スレーブユニットが出力する転送完了を示す信
号をポートサイズによらず１信号とする工程を含むこと
を特徴とする請求項７または８に記載のサイズアクノリ
ッジ返送方法に存する。また、請求項１０に記載の発明
の要旨は、前記アクノリッジ返送工程は、前記２種類の
サイズアクノリッジ信号を生成する機能を一つに集約分
離することにより、前記スレーブユニットの実装数が増
減した場合であっても前記２種類のサイズアクノリッジ
信号間の位相差の変化を防いで当該スレーブユニットに
かかる正しいポートサイズを検出することで、前記サイ
ズアクノリッジ信号を生成する機能を一つに集約分離し
前記スレーブユニットが出力する転送完了を示す信号を
ポートサイズによらず１信号とする工程を含むことを特
徴とする請求項７または８に記載のサイズアクノリッジ
返送方法に存する。
【０００８】
【発明の実施の形態】以下に示す各実施形態の特徴は、
２ビットのデータ転送・サイズアクノリッジ信号（以下
サイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０
＊）に基づいてダイナミックバスサイジング機能および
ミスアライメントをサポートする３２ビットＣＰＵをマ
スタユニットのプロセッサとして使用し、ＣＰＵが制御
する唯一のバスに接続するスレーブユニットの実装数が
任意であってスレーブユニットのポートサイズ（バス
幅）が異なる装置構成において、スレーブユニットの実
装数によりバス上の各信号が持つ負荷容量が変化する場
合であっても、ポートサイズを認識するサイズアクノリ
ッジ信号ＤＳＡＣＫ１＊−サイズアクノリッジ信号ＤＳ
ＡＣＫ０＊間には負荷容量差が生じないようにして、ポ
ートサイズを正しく認識することを可能とする点にあ
る。以下、本発明の実施の形態を図面に基づいて詳細に
説明する。
２ビットのデータ転送・サイズアクノリッジ信号（以下
サイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０
＊）に基づいてダイナミックバスサイジング機能および
ミスアライメントをサポートする３２ビットＣＰＵをマ
スタユニットのプロセッサとして使用し、ＣＰＵが制御
する唯一のバスに接続するスレーブユニットの実装数が
任意であってスレーブユニットのポートサイズ（バス
幅）が異なる装置構成において、スレーブユニットの実
装数によりバス上の各信号が持つ負荷容量が変化する場
合であっても、ポートサイズを認識するサイズアクノリ
ッジ信号ＤＳＡＣＫ１＊−サイズアクノリッジ信号ＤＳ
ＡＣＫ０＊間には負荷容量差が生じないようにして、ポ
ートサイズを正しく認識することを可能とする点にあ
る。以下、本発明の実施の形態を図面に基づいて詳細に
説明する。
【０００９】（第１実施形態）図１は本発明にかかるサ
イズアクノリッジ返送装置及びサイズアクノリッジ返送
方法の第１実施形態を説明するための機能ブロック図で
ある。図１を参照すると、サイズアクノリッジ返送装置
は、１台のマスタユニット１、１台の３２ビットポート
のスレーブユニット２，１台の１６ビットポートのスレ
ーブユニット３，８ビットポートのスレーブユニットが
装置として要求される処理量に応じて最低１台から最高
１６台まで任意に実装することのできる装置である。図
１では一例として８ビットポートのスレーブユニットが
１６台実装された状態の構成を図１に示す。
イズアクノリッジ返送装置及びサイズアクノリッジ返送
方法の第１実施形態を説明するための機能ブロック図で
ある。図１を参照すると、サイズアクノリッジ返送装置
は、１台のマスタユニット１、１台の３２ビットポート
のスレーブユニット２，１台の１６ビットポートのスレ
ーブユニット３，８ビットポートのスレーブユニットが
装置として要求される処理量に応じて最低１台から最高
１６台まで任意に実装することのできる装置である。図
１では一例として８ビットポートのスレーブユニットが
１６台実装された状態の構成を図１に示す。
【００１０】図１においてマスタユニット１はアドレス
バスＢ１（３２，１６，８ビット）およびデータバスＢ
２を介して３２ビットポートのスレーブユニット２およ
び１６ビットポートのスレーブユニット３，８ビットポ
ートのスレーブユニット４，…，１９と接続される。ア
ドレスデコード部２１へは各スレーブユニット２，…，
１９が接続するアドレスバスＢ１が接続される。マスタ
ユニット１から各スレーブユニット２，…，１９に対す
るバスサイクルの転送アクノリッジ信号Ｓ３およびポー
トサイズ情報Ｓ１，Ｓ２を示すサイズアクノリッジ信号
ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊はアクノリッジ生成部
２２により返送される。また、各スレーブユニット２，
…，１９がマスタユニット１からのバスサイクルに対す
る転送アクノリッジ信号Ｓ３はワイヤードＯＲ接続によ
りアクノリッジ生成部２２へ接続する。
バスＢ１（３２，１６，８ビット）およびデータバスＢ
２を介して３２ビットポートのスレーブユニット２およ
び１６ビットポートのスレーブユニット３，８ビットポ
ートのスレーブユニット４，…，１９と接続される。ア
ドレスデコード部２１へは各スレーブユニット２，…，
１９が接続するアドレスバスＢ１が接続される。マスタ
ユニット１から各スレーブユニット２，…，１９に対す
るバスサイクルの転送アクノリッジ信号Ｓ３およびポー
トサイズ情報Ｓ１，Ｓ２を示すサイズアクノリッジ信号
ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊はアクノリッジ生成部
２２により返送される。また、各スレーブユニット２，
…，１９がマスタユニット１からのバスサイクルに対す
る転送アクノリッジ信号Ｓ３はワイヤードＯＲ接続によ
りアクノリッジ生成部２２へ接続する。
【００１１】マスタユニット１に実装され装置のプロセ
ッサとして動作する３２ビットＣＰＵ２３であるＣＰＵ
２３は表１に示すサイズアクノリッジ信号ＤＳＡＣＫ１
＊，ＤＳＡＣＫ０＊のエンコード結果（Ｈ：論理値Ｈ，
Ｌ：論理値Ｌ）に従い、ダイナミックバスサイジング機
能およびミスアライメントをサポートする。
ッサとして動作する３２ビットＣＰＵ２３であるＣＰＵ
２３は表１に示すサイズアクノリッジ信号ＤＳＡＣＫ１
＊，ＤＳＡＣＫ０＊のエンコード結果（Ｈ：論理値Ｈ，
Ｌ：論理値Ｌ）に従い、ダイナミックバスサイジング機
能およびミスアライメントをサポートする。
【００１２】
【表１】
【００１３】アクノリッジ返送手段２０は、マスタユニ
ット１からスレーブユニットへのバスアクセスのアドレ
スをデコードし、何ビットポートのスレーブユニットで
あったかを検出し、後述の表２に示すポートサイズ情報
Ｓ１，Ｓ２に対する真理値表に従いポートサイズ情報Ｓ
１，Ｓ２を生成するアドレスデコード部２１と、各スレ
ーブユニット２，…，１９のいずれかから入力される転
送アクノリッジ信号Ｓ３およびアドレスデコード部２１
から入力されるポートサイズ情報Ｓ１，Ｓ２からマスタ
ユニット１に対し返送するサイズアクノリッジ信号ＤＳ
ＡＣＫ１＊，ＤＳＡＣＫ０＊を生成するアクノリッジ生
成部２２とを具備する。
ット１からスレーブユニットへのバスアクセスのアドレ
スをデコードし、何ビットポートのスレーブユニットで
あったかを検出し、後述の表２に示すポートサイズ情報
Ｓ１，Ｓ２に対する真理値表に従いポートサイズ情報Ｓ
１，Ｓ２を生成するアドレスデコード部２１と、各スレ
ーブユニット２，…，１９のいずれかから入力される転
送アクノリッジ信号Ｓ３およびアドレスデコード部２１
から入力されるポートサイズ情報Ｓ１，Ｓ２からマスタ
ユニット１に対し返送するサイズアクノリッジ信号ＤＳ
ＡＣＫ１＊，ＤＳＡＣＫ０＊を生成するアクノリッジ生
成部２２とを具備する。
【００１４】図２は図１のマスタユニット１から３２ビ
ットポートのスレーブユニット２へのバスサイクルを説
明するためのタイミングチャートである。次に図１，２
を参照して第１実施形態の動作を説明する。図１におい
て、マスタユニット１のＣＰＵ２３が３２ビットポート
のスレーブユニット２へアクセスを行うと、これに応じ
てアドレスデコード部２１が３２ビットポートのスレー
ブユニット２へのアクセスであったことを検出するとと
もに、表２に示すポートサイズ情報Ｓ１，Ｓ２について
の真理値表（Ｈ：論理値Ｈ，Ｌ：論理値Ｌ）に基づいて
ポートサイズ情報Ｓ１，Ｓ２を用いて３２ビットポート
であることをアクノリッジ生成部２２へ送出する。
ットポートのスレーブユニット２へのバスサイクルを説
明するためのタイミングチャートである。次に図１，２
を参照して第１実施形態の動作を説明する。図１におい
て、マスタユニット１のＣＰＵ２３が３２ビットポート
のスレーブユニット２へアクセスを行うと、これに応じ
てアドレスデコード部２１が３２ビットポートのスレー
ブユニット２へのアクセスであったことを検出するとと
もに、表２に示すポートサイズ情報Ｓ１，Ｓ２について
の真理値表（Ｈ：論理値Ｈ，Ｌ：論理値Ｌ）に基づいて
ポートサイズ情報Ｓ１，Ｓ２を用いて３２ビットポート
であることをアクノリッジ生成部２２へ送出する。
【００１５】
【表２】
【００１６】また、３２ビットポートのスレーブユニッ
ト２が転送アクノリッジ信号Ｓ３をアクノリッジ生成部
２２に送出する。これに応じてアクノリッジ生成部２２
は、表３に示すサイズアクノリッジ信号ＤＳＡＣＫ
１＊，ＤＳＡＣＫ０＊についての真理値表（Ｈ：論理値
Ｈ，Ｌ：論理値Ｌ，＊：不定）に基づいてポートサイズ
情報Ｓ１，Ｓ２および転送アクノリッジ信号Ｓ３を用い
てサイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ
０＊を生成してＣＰＵ２３へ返送する。
ト２が転送アクノリッジ信号Ｓ３をアクノリッジ生成部
２２に送出する。これに応じてアクノリッジ生成部２２
は、表３に示すサイズアクノリッジ信号ＤＳＡＣＫ
１＊，ＤＳＡＣＫ０＊についての真理値表（Ｈ：論理値
Ｈ，Ｌ：論理値Ｌ，＊：不定）に基づいてポートサイズ
情報Ｓ１，Ｓ２および転送アクノリッジ信号Ｓ３を用い
てサイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ
０＊を生成してＣＰＵ２３へ返送する。
【００１７】
【表３】
【００１８】このようにサイズアクノリッジ信号ＤＳＡ
ＣＫ１＊，ＤＳＡＣＫ０＊を生成する機能を一つに集約
分離することにより、スレーブユニットの実装数が増減
した場合であってもサイズアクノリッジ信号ＤＳＡＣＫ
１＊，ＤＳＡＣＫ０＊間に負荷容量差が生じないように
できる。同時にサイズアクノリッジ信号ＤＳＡＣＫ１ ＊
−サイズアクノリッジ信号ＤＳＡＣＫ０＊間の位相差も
変化することがないため、正しいポートサイズ情報Ｓ
１，Ｓ２を検出できるようになる。
ＣＫ１＊，ＤＳＡＣＫ０＊を生成する機能を一つに集約
分離することにより、スレーブユニットの実装数が増減
した場合であってもサイズアクノリッジ信号ＤＳＡＣＫ
１＊，ＤＳＡＣＫ０＊間に負荷容量差が生じないように
できる。同時にサイズアクノリッジ信号ＤＳＡＣＫ１ ＊
−サイズアクノリッジ信号ＤＳＡＣＫ０＊間の位相差も
変化することがないため、正しいポートサイズ情報Ｓ
１，Ｓ２を検出できるようになる。
【００１９】さらに詳しく、図１，２を参照して第１実
施形態の動作を説明する。マスタユニット１のＣＰＵ２
３からクロック信号ＣＰＵＣＬＫに同期したアドレスス
トローブ信号ＡＳ＊と共に出力されたアドレスバスＢ１
が３２ビットポートのスレーブユニット２のアドレスを
示すと、これに応じてアドレスデコード部２１が３２ビ
ットポートへのアクセスであることを検出し、ポートサ
イズ情報Ｓ１，Ｓ２に３２ビットポートを示す＄０をア
クノリッジ生成部２２へ出力する。
施形態の動作を説明する。マスタユニット１のＣＰＵ２
３からクロック信号ＣＰＵＣＬＫに同期したアドレスス
トローブ信号ＡＳ＊と共に出力されたアドレスバスＢ１
が３２ビットポートのスレーブユニット２のアドレスを
示すと、これに応じてアドレスデコード部２１が３２ビ
ットポートへのアクセスであることを検出し、ポートサ
イズ情報Ｓ１，Ｓ２に３２ビットポートを示す＄０をア
クノリッジ生成部２２へ出力する。
【００２０】一方３２ビットポートのスレーブユニット
２は、自ユニットへのアクセスであることを検出し、リ
ード／ライト信号Ｒ／Ｗ＊に従いデータ出力またはデー
タ書き込みを行い、リードサイクル時にデータバスＢ２
上に有効なデータを出力したことを示す転送アクノリッ
ジ信号Ｓ３をアクノリッジ生成部２２へ出力し、ライト
サイクル時にデータバスＢ２上のデータをユニット内部
へ取り込み、書き込みが完了したことを示す転送アクノ
リッジ信号Ｓ３をアクノリッジ生成部２２へ出力する。
２は、自ユニットへのアクセスであることを検出し、リ
ード／ライト信号Ｒ／Ｗ＊に従いデータ出力またはデー
タ書き込みを行い、リードサイクル時にデータバスＢ２
上に有効なデータを出力したことを示す転送アクノリッ
ジ信号Ｓ３をアクノリッジ生成部２２へ出力し、ライト
サイクル時にデータバスＢ２上のデータをユニット内部
へ取り込み、書き込みが完了したことを示す転送アクノ
リッジ信号Ｓ３をアクノリッジ生成部２２へ出力する。
【００２１】これに応じてアクノリッジ生成部２２は、
表３に示すサイズアクノリッジ信号ＤＳＡＣＫ１＊，Ｄ
ＳＡＣＫ０＊についての真理値表に基づいて、ポートサ
イズ情報Ｓ１，Ｓ２および転送アクノリッジ信号Ｓ３を
用いてサイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡ
ＣＫ０＊を生成してマスタユニット１へ返送する。
表３に示すサイズアクノリッジ信号ＤＳＡＣＫ１＊，Ｄ
ＳＡＣＫ０＊についての真理値表に基づいて、ポートサ
イズ情報Ｓ１，Ｓ２および転送アクノリッジ信号Ｓ３を
用いてサイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡ
ＣＫ０＊を生成してマスタユニット１へ返送する。
【００２２】これに応じてマスタユニット１のＣＰＵ２
３は、サイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡ
ＣＫ０＊のレベルをサンプリングし、サイズアクノリッ
ジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊がアサートされ
ていればリードサイクル時にデータバスＢ２上のデータ
をラッチし、アドレスストローブをネゲートしバスサイ
クルを終了する。またライトサイクル時にアドレススト
ローブをネゲートしてバスサイクルを終了する。
３は、サイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡ
ＣＫ０＊のレベルをサンプリングし、サイズアクノリッ
ジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊がアサートされ
ていればリードサイクル時にデータバスＢ２上のデータ
をラッチし、アドレスストローブをネゲートしバスサイ
クルを終了する。またライトサイクル時にアドレススト
ローブをネゲートしてバスサイクルを終了する。
【００２３】このとき３２ビットポートのスレーブユニ
ット２は、アドレスストローブのネゲートを検出すると
転送アクノリッジ信号Ｓ３をネゲートする。これに応じ
てアクノリッジ生成部２２は、転送アクノリッジ信号Ｓ
３がネゲートされたことによりサイズアクノリッジ信号
ＤＳＡＣＫ１＊，サイズアクノリッジ信号ＤＳＡＣＫ０
＊をネゲートする。
ット２は、アドレスストローブのネゲートを検出すると
転送アクノリッジ信号Ｓ３をネゲートする。これに応じ
てアクノリッジ生成部２２は、転送アクノリッジ信号Ｓ
３がネゲートされたことによりサイズアクノリッジ信号
ＤＳＡＣＫ１＊，サイズアクノリッジ信号ＤＳＡＣＫ０
＊をネゲートする。
【００２４】同様に１６ビットポートのスレーブユニッ
ト３へのバスサイクルが発生した場合は、アドレスデコ
ード部２１からアクノリッジ生成部２２へ出力するポー
トサイズ情報Ｓ１，Ｓ２が１６ビットポートを示す＄１
を示すことにより、マスタユニット１へ返送するサイズ
アクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊は１
６ビットポートを示す。
ト３へのバスサイクルが発生した場合は、アドレスデコ
ード部２１からアクノリッジ生成部２２へ出力するポー
トサイズ情報Ｓ１，Ｓ２が１６ビットポートを示す＄１
を示すことにより、マスタユニット１へ返送するサイズ
アクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊は１
６ビットポートを示す。
【００２５】また８ビットポートのスレーブユニット
４，…，１９のいずれかへのバスサイクルが発生した場
合は、アドレスデコード部２１からアクノリッジ生成部
２２へ出力するポートサイズ情報Ｓ１，Ｓ２が８ビット
ポートを示す＄２を示すことにより、マスタユニット１
へ返送するサイズアクノリッジ信号ＤＳＡＣＫ１＊，Ｄ
ＳＡＣＫ０＊は８ビットポートを示す。
４，…，１９のいずれかへのバスサイクルが発生した場
合は、アドレスデコード部２１からアクノリッジ生成部
２２へ出力するポートサイズ情報Ｓ１，Ｓ２が８ビット
ポートを示す＄２を示すことにより、マスタユニット１
へ返送するサイズアクノリッジ信号ＤＳＡＣＫ１＊，Ｄ
ＳＡＣＫ０＊は８ビットポートを示す。
【００２６】本実施形態は以上のように構成されている
ので、以下に掲げる効果を奏する。第１に、２ビットの
サイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０
＊に従い、ダイナミックバスサイジング機能およびミス
アライメントをサポートする３２ビットＣＰＵ２３をマ
スタユニット１のプロセッサとして使用し、ＣＰＵ２３
が制御する唯一のバスに接続するスレーブユニットの実
装数が任意でかつスレーブユニットのポートサイズ情報
Ｓ１，Ｓ２が異なる装置において、ある特定のポートサ
イズ情報Ｓ１，Ｓ２を持つスレーブユニットの実装数が
可変する場合においてもサイズアクノリッジ信号ＤＳＡ
ＣＫ１＊，ＤＳＡＣＫ０＊によりポートサイズ情報Ｓ
１，Ｓ２を正しく検出することを可能とする。その理由
は、サイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣ
Ｋ０＊を生成する機能を一つに集約することにより、ス
レーブユニットの実装数とサイズアクノリッジ信号ＤＳ
ＡＣＫ１＊，ＤＳＡＣＫ０＊の負荷容量差の間に因果関
係が無くなり、サイズアクノリッジ信号ＤＳＡＣＫ１＊
−サイズアクノリッジ信号ＤＳＡＣＫ０＊間の位相差が
スレーブユニットの実装数に依存しなくなるからであ
る。
ので、以下に掲げる効果を奏する。第１に、２ビットの
サイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０
＊に従い、ダイナミックバスサイジング機能およびミス
アライメントをサポートする３２ビットＣＰＵ２３をマ
スタユニット１のプロセッサとして使用し、ＣＰＵ２３
が制御する唯一のバスに接続するスレーブユニットの実
装数が任意でかつスレーブユニットのポートサイズ情報
Ｓ１，Ｓ２が異なる装置において、ある特定のポートサ
イズ情報Ｓ１，Ｓ２を持つスレーブユニットの実装数が
可変する場合においてもサイズアクノリッジ信号ＤＳＡ
ＣＫ１＊，ＤＳＡＣＫ０＊によりポートサイズ情報Ｓ
１，Ｓ２を正しく検出することを可能とする。その理由
は、サイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣ
Ｋ０＊を生成する機能を一つに集約することにより、ス
レーブユニットの実装数とサイズアクノリッジ信号ＤＳ
ＡＣＫ１＊，ＤＳＡＣＫ０＊の負荷容量差の間に因果関
係が無くなり、サイズアクノリッジ信号ＤＳＡＣＫ１＊
−サイズアクノリッジ信号ＤＳＡＣＫ０＊間の位相差が
スレーブユニットの実装数に依存しなくなるからであ
る。
【００２７】第２に、スレーブユニットのアクノリッジ
返送回路（不図示）をポートサイズ情報Ｓ１，Ｓ２が異
なるスレーブユニットにおいても共通回路とすることが
できると共に、３２ビットポートのスレーブユニット２
においては回路規模を小さくすることができる。その理
由は、マスタユニット１に対しデータ転送完了およびポ
ートサイズ情報Ｓ１，Ｓ２を通知するサイズアクノリッ
ジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊を生成する機能
を一つに集約分離することにより、スレーブユニットは
ポートサイズ情報Ｓ１，Ｓ２に依らず、転送アクノリッ
ジ信号Ｓ３のみを返送すれば良いからである。
返送回路（不図示）をポートサイズ情報Ｓ１，Ｓ２が異
なるスレーブユニットにおいても共通回路とすることが
できると共に、３２ビットポートのスレーブユニット２
においては回路規模を小さくすることができる。その理
由は、マスタユニット１に対しデータ転送完了およびポ
ートサイズ情報Ｓ１，Ｓ２を通知するサイズアクノリッ
ジ信号ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊を生成する機能
を一つに集約分離することにより、スレーブユニットは
ポートサイズ情報Ｓ１，Ｓ２に依らず、転送アクノリッ
ジ信号Ｓ３のみを返送すれば良いからである。
【００２８】第３に、負荷分散を目的としたマルチプロ
セッサ構成（複数マスタユニット）を取った場合におい
てもサイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣ
Ｋ０ ＊のアクノリッジ返送手段の構成はシングルプロセ
ッサ構成時と同じで良い。その理由は、マルチプロセッ
サ構成を取った場合も共通なアドレスバスＢ１・データ
バスＢ２およびサイズアクノリッジ信号ＤＳＡＣＫ
１＊，ＤＳＡＣＫ０＊を使用するため、複数のスレーブ
ユニットのうち、いずれかのプロセッサから実行される
アクセスは唯一のスレーブユニットになるからである。
セッサ構成（複数マスタユニット）を取った場合におい
てもサイズアクノリッジ信号ＤＳＡＣＫ１＊，ＤＳＡＣ
Ｋ０ ＊のアクノリッジ返送手段の構成はシングルプロセ
ッサ構成時と同じで良い。その理由は、マルチプロセッ
サ構成を取った場合も共通なアドレスバスＢ１・データ
バスＢ２およびサイズアクノリッジ信号ＤＳＡＣＫ
１＊，ＤＳＡＣＫ０＊を使用するため、複数のスレーブ
ユニットのうち、いずれかのプロセッサから実行される
アクセスは唯一のスレーブユニットになるからである。
【００２９】（第２実施形態）図３は本発明にかかるサ
イズアクノリッジ返送装置及びサイズアクノリッジ返送
方法の第２実施形態を説明するための機能ブロック図で
ある。図３を参照すると、第２実施形態は、アクノリッ
ジ返送手段２０のアドレスデコード部２１に代えて、各
スレーブユニット２，…，１９からアクノリッジ生成部
２２へ出力する３２ビットポート専用の転送アクノリッ
ジ信号Ｓ１０３、１６ビットポート専用の転送アクノリ
ッジ信号Ｓ２０３，８ビットポート専用の転送アクノリ
ッジ信号Ｓ３０３用の専用線が設けられている点に特徴
を有している。
イズアクノリッジ返送装置及びサイズアクノリッジ返送
方法の第２実施形態を説明するための機能ブロック図で
ある。図３を参照すると、第２実施形態は、アクノリッ
ジ返送手段２０のアドレスデコード部２１に代えて、各
スレーブユニット２，…，１９からアクノリッジ生成部
２２へ出力する３２ビットポート専用の転送アクノリッ
ジ信号Ｓ１０３、１６ビットポート専用の転送アクノリ
ッジ信号Ｓ２０３，８ビットポート専用の転送アクノリ
ッジ信号Ｓ３０３用の専用線が設けられている点に特徴
を有している。
【００３０】第１実施形態に示すアドレスデコード部２
１は、ポートサイズ情報Ｓ１，Ｓ２の異なるスレーブユ
ニットに与えられるアドレスがランダムに設定されてい
る場合や、ポートサイズ情報Ｓ１，Ｓ２が異なるスレー
ブユニット間のアドレスが連続していない場合にデコー
ド回路の規模が増大するという問題がある。そこで第２
実施形態は、アクノリッジ生成部２２のサイズアクノリ
ッジ信号ＤＳＡＣＫ１ ＊，ＤＳＡＣＫ０＊の生成条件に
表４の真理値表（Ｈ：論理値Ｈ，Ｌ：論理値Ｌ）に示す
専用の転送アクノリッジ信号Ｓ１０３，Ｓ２０３，Ｓ３
０３を用いることにより、アドレスデコード部２１を不
要としている。その結果、第２実施形態は、第１実施形
態に記載の効果に加えて、アクノリッジ返送手段２０の
回路規模を小さくできるという新たな効果を有する。
１は、ポートサイズ情報Ｓ１，Ｓ２の異なるスレーブユ
ニットに与えられるアドレスがランダムに設定されてい
る場合や、ポートサイズ情報Ｓ１，Ｓ２が異なるスレー
ブユニット間のアドレスが連続していない場合にデコー
ド回路の規模が増大するという問題がある。そこで第２
実施形態は、アクノリッジ生成部２２のサイズアクノリ
ッジ信号ＤＳＡＣＫ１ ＊，ＤＳＡＣＫ０＊の生成条件に
表４の真理値表（Ｈ：論理値Ｈ，Ｌ：論理値Ｌ）に示す
専用の転送アクノリッジ信号Ｓ１０３，Ｓ２０３，Ｓ３
０３を用いることにより、アドレスデコード部２１を不
要としている。その結果、第２実施形態は、第１実施形
態に記載の効果に加えて、アクノリッジ返送手段２０の
回路規模を小さくできるという新たな効果を有する。
【００３１】
【表４】
【００３２】なお、本発明が上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
【００３３】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。第１に、２ビットのデ
ータ転送およびサイズアクノリッジ信号に従い、ダイナ
ミックバスサイジング機能およびミスアライメントをサ
ポートする３２ビットＣＰＵをマスタユニットのプロセ
ッサとして使用し、ＣＰＵが制御する唯一のバスに接続
するスレーブユニットの実装数が任意でかつ、スレーブ
ユニットのバス幅であるポートサイズが異なる装置にお
いて、ある特定のポートサイズを持つスレーブユニット
の実装数が可変する場合においてもサイズアクノリッジ
信号によりポートサイズを正しく検出することを可能と
する。その理由は、サイズアクノリッジ信号を生成する
機能を一つに集約することにより、スレーブユニットの
実装数とサイズアクノリッジ信号の負荷容量差の間に因
果関係が無くなり、サイズアクノリッジ信号間の位相差
がスレーブユニットの実装数に依存しなくなるからであ
る。第２に、スレーブユニットのアクノリッジ返送回路
（不図示）をポートサイズが異なるスレーブユニットに
おいても共通回路とすることができると共に、３２ビッ
トポートのスレーブユニットにおいては回路規模を小さ
くすることができる。その理由は、マスタユニットに対
しデータ転送完了およびポートサイズを通知するサイズ
アクノリッジ信号を生成する機能を一つに集約分離する
ことにより、スレーブユニットはポートサイズに依ら
ず、転送アクノリッジ信号のみを返送すれば良いからで
ある。第３に、負荷分散を目的としたマルチプロセッサ
構成（複数マスタユニット）を取った場合においてもサ
イズアクノリッジ信号のアクノリッジ返送手段の構成は
シングルプロセッサ構成時と同じで良い。その理由は、
マルチプロセッサ構成を取った場合も共通なアドレスバ
ス・データバスおよびサイズアクノリッジ信号を使用す
るため、複数のスレーブユニットのうち、いずれかのプ
ロセッサから実行されるアクセスは唯一のスレーブユニ
ットになるからである。
で、以下に掲げる効果を奏する。第１に、２ビットのデ
ータ転送およびサイズアクノリッジ信号に従い、ダイナ
ミックバスサイジング機能およびミスアライメントをサ
ポートする３２ビットＣＰＵをマスタユニットのプロセ
ッサとして使用し、ＣＰＵが制御する唯一のバスに接続
するスレーブユニットの実装数が任意でかつ、スレーブ
ユニットのバス幅であるポートサイズが異なる装置にお
いて、ある特定のポートサイズを持つスレーブユニット
の実装数が可変する場合においてもサイズアクノリッジ
信号によりポートサイズを正しく検出することを可能と
する。その理由は、サイズアクノリッジ信号を生成する
機能を一つに集約することにより、スレーブユニットの
実装数とサイズアクノリッジ信号の負荷容量差の間に因
果関係が無くなり、サイズアクノリッジ信号間の位相差
がスレーブユニットの実装数に依存しなくなるからであ
る。第２に、スレーブユニットのアクノリッジ返送回路
（不図示）をポートサイズが異なるスレーブユニットに
おいても共通回路とすることができると共に、３２ビッ
トポートのスレーブユニットにおいては回路規模を小さ
くすることができる。その理由は、マスタユニットに対
しデータ転送完了およびポートサイズを通知するサイズ
アクノリッジ信号を生成する機能を一つに集約分離する
ことにより、スレーブユニットはポートサイズに依ら
ず、転送アクノリッジ信号のみを返送すれば良いからで
ある。第３に、負荷分散を目的としたマルチプロセッサ
構成（複数マスタユニット）を取った場合においてもサ
イズアクノリッジ信号のアクノリッジ返送手段の構成は
シングルプロセッサ構成時と同じで良い。その理由は、
マルチプロセッサ構成を取った場合も共通なアドレスバ
ス・データバスおよびサイズアクノリッジ信号を使用す
るため、複数のスレーブユニットのうち、いずれかのプ
ロセッサから実行されるアクセスは唯一のスレーブユニ
ットになるからである。
【図１】本発明にかかるサイズアクノリッジ返送装置及
びサイズアクノリッジ返送方法の第１実施形態を説明す
るための機能ブロック図である。
びサイズアクノリッジ返送方法の第１実施形態を説明す
るための機能ブロック図である。
【図２】図１のマスタユニットから３２ビットポートの
スレーブユニットへのバスサイクルを説明するためのタ
イミングチャートである。
スレーブユニットへのバスサイクルを説明するためのタ
イミングチャートである。
【図３】本発明にかかるサイズアクノリッジ返送装置及
びサイズアクノリッジ返送方法の第２実施形態を説明す
るための機能ブロック図である。
びサイズアクノリッジ返送方法の第２実施形態を説明す
るための機能ブロック図である。
【図４】従来技術のサイズアクノリッジ返送方法を説明
するためのブロック図である。
するためのブロック図である。
【図５】図４のサイズアクノリッジ返送方法の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
１…マスタユニット ２…３２ビットポートのスレーブユニット ３…１６ビットポートのスレーブユニット ４，…，１９…８ビットポートのスレーブユニット ２０…アクノリッジ返送手段 ２１…アドレスデコード部 ２２…アクノリッジ生成部 ２３…ＣＰＵ ＡＳ＊…アドレスストローブ信号 Ｂ１…アドレスバス Ｂ２…データバス ＣＰＵＣＬＫ…クロック信号 ＤＳＡＣＫ１＊，ＤＳＡＣＫ０＊…サイズアクノリッジ
信号 Ｒ／Ｗ＊…リード／ライト信号 Ｐ１…マスタユニット Ｐ２…３２ビットポートのスレーブユニット Ｐ３…１６ビットポートのスレーブユニット Ｐ４〜Ｐ１９…８ビットポートのスレーブユニット Ｐ２３…ＣＰＵ ＰＢ１…アドレスバス ＰＢ２…データバス Ｓ１，Ｓ２…ポートサイズ情報 Ｓ１０３…３２ビットポート専用の転送アクノリッジ信
号 Ｓ２０３…１６ビットポート専用の転送アクノリッジ信
号 Ｓ３…転送アクノリッジ信号 Ｓ３０３…８ビットポート専用の転送アクノリッジ信号
信号 Ｒ／Ｗ＊…リード／ライト信号 Ｐ１…マスタユニット Ｐ２…３２ビットポートのスレーブユニット Ｐ３…１６ビットポートのスレーブユニット Ｐ４〜Ｐ１９…８ビットポートのスレーブユニット Ｐ２３…ＣＰＵ ＰＢ１…アドレスバス ＰＢ２…データバス Ｓ１，Ｓ２…ポートサイズ情報 Ｓ１０３…３２ビットポート専用の転送アクノリッジ信
号 Ｓ２０３…１６ビットポート専用の転送アクノリッジ信
号 Ｓ３…転送アクノリッジ信号 Ｓ３０３…８ビットポート専用の転送アクノリッジ信号
Claims (10)
- 【請求項１】 マスタユニットが制御する唯一のバスに
接続するスレーブユニットの実装数が任意であってスレ
ーブユニットのバス幅であるポートサイズが異なる装置
構成に対して、スレーブユニットの実装数によりバス上
の各信号が持つ負荷容量が変化する場合であっても、ポ
ートサイズを認識する２種類のサイズアクノリッジ信号
間に負荷容量差を生じさせることなくポートサイズを正
しく認識するサイズアクノリッジ返送装置であって、 前記マスタユニットから前記スレーブユニットへのバス
アクセスのアドレスをデコードして当該スレーブユニッ
トのビットポートのビット数を検出するとともに当該検
出したビット数に対応した前記ポートサイズの情報を生
成するアドレスデコード部と、前記スレーブユニットの
いずれかから入力される転送アクノリッジ信号および前
記アドレスデコード部から入力される前記ポートサイズ
に基づいて前記マスタユニットに対し返送する前記２種
類のサイズアクノリッジ信号を生成するアクノリッジ生
成部とを備えたアクノリッジ返送手段と、 前記サイズアクノリッジ信号を生成する機能を一つに集
約分離し前記スレーブユニットが出力する転送完了を示
す信号をポートサイズによらず１信号とする手段を有す
る ことを特徴とするサイズアクノリッジ返送装置。 - 【請求項２】 前記マスタユニットが前記スレーブユニ
ットへアクセスを行ったとき、前記アドレスデコード部
が前記スレーブユニットへのアクセスであったことを検
出するとともに、前記ポートサイズについての所定の真
理値表に基づいて当該スレーブユニットのポートサイズ
の情報を前記アクノリッジ生成部へ送出することで、前
記サイズアクノリッジ信号を生成する機能を一つに集約
分離し前記スレーブユニットが出力する転送完了を示す
信号をポートサイズによらず１信号とするように構成さ
れていることを特徴とする請求項１に記載のサイズアク
ノリッジ返送装置。 - 【請求項３】 前記スレーブユニットが前記転送アクノ
リッジ信号を前記アクノリッジ生成部に送出したとき、
前記アクノリッジ生成部が所定論理値の前記２種類のサ
イズアクノリッジ信号に基づいて前記ポートサイズ情報
および前記転送アクノリッジ信号を用いて前記２種類の
サイズアクノリッジ信号を生成して前記マスタユニット
へ返送することで、前記サイズアクノリッジ信号を生成
する機能を一つに集約分離し前記スレーブユニットが出
力する転送完了を示す信号をポートサイズによらず１信
号とするように構成されていることを特徴とする請求項
１に記載のサイズアクノリッジ返送装置。 - 【請求項４】 前記アクノリッジ返送手段は、前記２種
類のサイズアクノリッジ信号を生成する機能を一つに集
約分離することにより、前記スレーブユニットの実装数
が増減した場合であっても前記２種類のサイズアクノリ
ッジ信号間の負荷容量差を防いで当該スレーブユニット
にかかる正しいポートサイズを検出することで、前記サ
イズアクノリッジ信号を生成する機能を一つに集約分離
し前記スレーブユニットが出力する転送完了を示す信号
をポートサイズによらず１信号とするように構成されて
いることを特徴とする請求項２または３に記載のサイズ
アクノリッジ返送装置。 - 【請求項５】 前記アクノリッジ返送手段は、前記２種
類のサイズアクノリッジ信号を生成する機能を一つに集
約分離することにより、前記スレーブユニットの実装数
が増減した場合であっても前記２種類のサイズアクノリ
ッジ信号間の位相差の変化を防いで当該スレーブユニッ
トにかかる正しいポートサイズを検出することで、前記
サイズアクノリッジ信号を生成する機能を一つに集約分
離し前記スレーブユニットが出力する転送完了を示す信
号をポートサイズによらず１信号とするように構成され
ていることを特徴とする請求項２または３に記載のサイ
ズアクノリッジ返送装置。 - 【請求項６】 マスタユニットが制御する唯一のバスに
接続するスレーブユニットの実装数が任意であってスレ
ーブユニットのバス幅であるポートサイズが異なる装置
構成に対して、スレーブユニットの実装数によりバス上
の各信号が持つ負荷容量が変化する場合であっても、ポ
ートサイズを認識する２種類のサイズアクノリッジ信号
間に負荷容量差を生じさせることなくポートサイズを正
しく認識するサイズアクノリッジ返送方法であって、 前記マスタユニットから前記スレーブユニットへのバス
アクセスのアドレスをデコードして当該スレーブユニッ
トのビットポートのビット数を検出するとともに当該検
出したビット数に対応した前記ポートサイズの情報を生
成するアドレスデコード工程と、前記スレーブユニット
のいずれかから入力される転送アクノリッジ信号および
前記アドレスデコード工程から入力される前記ポートサ
イズに基づいて前記マスタユニットに対し返送する前記
２種類のサイズアクノリッジ信号を生成するアクノリッ
ジ生成工程とを備えたアクノリッジ返送工程と、前記サイズアクノリッジ信号を生成する機能を一つに集
約分離し前記スレーブユニットが出力する転送完了を示
す信号をポートサイズによらず１信号とする工程を有す
る ことを特徴とするサイズアクノリッジ返送方法。 - 【請求項７】 前記マスタユニットが前記スレーブユニ
ットへアクセスを行ったとき、前記アドレスデコード工
程が前記スレーブユニットへのアクセスであったことを
検出するとともに、前記ポートサイズについての所定の
真理値表に基づいて当該スレーブユニットのポートサイ
ズの情報を前記アクノリッジ生成工程へ送出すること
で、前記サイズアクノリッジ信号を生成する機能を一つ
に集約分離し前記スレーブユニットが出力する転送完了
を示す信号をポートサイズによらず１信号とする工程を
含むことを特徴とする請求項６に記載のサイズアクノリ
ッジ返送方法。 - 【請求項８】 前記スレーブユニットが前記転送アクノ
リッジ信号を前記アクノリッジ生成工程に送出したと
き、前記アクノリッジ生成工程が所定論理値の前記２種
類のサイズアクノリッジ信号に基づいて前記ポートサイ
ズ情報および前記転送アクノリッジ信号を用いて前記２
種類のサイズアクノリッジ信号を生成して前記マスタユ
ニットへ返送することで、前記サイズアクノリッジ信号
を生成する機能を一つに集約分離し前記スレーブユニッ
トが出力する転送完了を示す信号をポートサイズによら
ず１信号とする工程を含むことを特徴とする請求項６に
記載のサイズアクノリッジ返送方法。 - 【請求項９】 前記アクノリッジ返送工程は、前記２種
類のサイズアクノリッジ信号を生成する機能を一つに集
約分離することにより、前記スレーブユニットの実装数
が増減した場合であっても前記２種類のサイズアクノリ
ッジ信号間の負荷容量差を防いで当該スレーブユニット
にかかる正しいポートサイズを検出す ることで、前記サ
イズアクノリッジ信号を生成する機能を一つに集約分離
し前記スレーブユニットが出力する転送完了を示す信号
をポートサイズによらず１信号とする工程を含むことを
特徴とする請求項７または８に記載のサイズアクノリッ
ジ返送方法。 - 【請求項１０】 前記アクノリッジ返送工程は、前記２
種類のサイズアクノリッジ信号を生成する機能を一つに
集約分離することにより、前記スレーブユニットの実装
数が増減した場合であっても前記２種類のサイズアクノ
リッジ信号間の位相差の変化を防いで当該スレーブユニ
ットにかかる正しいポートサイズを検出することで、前
記サイズアクノリッジ信号を生成する機能を一つに集約
分離し前記スレーブユニットが出力する転送完了を示す
信号をポートサイズによらず１信号とする工程を含むこ
とを特徴とする請求項７または８に記載のサイズアクノ
リッジ返送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04387799A JP3157805B2 (ja) | 1999-02-22 | 1999-02-22 | サイズアクノリッジ返送装置及びサイズアクノリッジ返送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04387799A JP3157805B2 (ja) | 1999-02-22 | 1999-02-22 | サイズアクノリッジ返送装置及びサイズアクノリッジ返送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000242602A JP2000242602A (ja) | 2000-09-08 |
| JP3157805B2 true JP3157805B2 (ja) | 2001-04-16 |
Family
ID=12675944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04387799A Expired - Fee Related JP3157805B2 (ja) | 1999-02-22 | 1999-02-22 | サイズアクノリッジ返送装置及びサイズアクノリッジ返送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157805B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60121831T2 (de) | 2001-06-06 | 2007-08-09 | Yahoo! Inc., Sunnyvale | System und verfahren zum steuern des zugriffs auf digitalen inhalt einschliesslich streaming-medien |
| US7356838B2 (en) | 2001-06-06 | 2008-04-08 | Yahoo! Inc. | System and method for controlling access to digital content, including streaming media |
-
1999
- 1999-02-22 JP JP04387799A patent/JP3157805B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000242602A (ja) | 2000-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2579435B2 (ja) | マルチプル・バス・システムにおけるエラー検知及び回復機構とその方法 | |
| US7877647B2 (en) | Correcting a target address in parallel with determining whether the target address was received in error | |
| USRE44270E1 (en) | System for providing access of multiple data buffers to a data retaining and processing device | |
| EP2480977B1 (en) | Mapping non-prefetchable storage locations into memory mapped input/output space | |
| CN112433683A (zh) | 隐式目录状态更新 | |
| TWI742422B (zh) | 聚集帶內中斷 | |
| US7707336B2 (en) | Universal serial bus (USB) system with single port and host controller thereof | |
| JP2000132430A (ja) | 信号処理装置 | |
| JP3157805B2 (ja) | サイズアクノリッジ返送装置及びサイズアクノリッジ返送方法 | |
| US5673419A (en) | Parity bit emulator with write parity bit checking | |
| US5404559A (en) | Apparatus for asserting an end of cycle signal to a processor bus in a computer system if a special cycle is detected on the processor bus without taking action on the special cycle | |
| US6961799B2 (en) | Method of detecting a source strobe event using change detection | |
| US7237216B2 (en) | Clock gating approach to accommodate infrequent additional processing latencies | |
| JP2007507045A (ja) | コンフィグレーション・レジスター・アクセス方法、設定方法、集積回路部品、コンピューター・システム、製品 | |
| JP4630288B2 (ja) | 受信したシリアル転送アライメントシーケンスのレートの検証 | |
| US6275887B1 (en) | Method and apparatus for terminating a bus transaction if the target is not ready | |
| US7058752B2 (en) | Hardware detected command-per-clock | |
| CN114051611B (zh) | 用于非连续存储器的dma分散和聚集操作 | |
| US20030110335A1 (en) | Bus transaction between devices in a system | |
| JP3236459B2 (ja) | 共通バスのデータ転送における異常処理装置 | |
| JP2006164119A (ja) | データ処理装置 | |
| JP2536781B2 (ja) | パリティチェック装置 | |
| JPH10283217A (ja) | 装置デバック方法 | |
| JPS61183787A (ja) | デ−タ変化検出回路 | |
| JPH04106637A (ja) | ストール検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090209 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100209 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |