JPS60254255A - メモリ走査方式 - Google Patents
メモリ走査方式Info
- Publication number
- JPS60254255A JPS60254255A JP11017984A JP11017984A JPS60254255A JP S60254255 A JPS60254255 A JP S60254255A JP 11017984 A JP11017984 A JP 11017984A JP 11017984 A JP11017984 A JP 11017984A JP S60254255 A JPS60254255 A JP S60254255A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- counter
- comparator
- condition
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、メモリの部分領域を走査するためのメモリ走
査方式に関する。
査方式に関する。
画像処理装置や文字認識装置等においては１画像データ
を記憶しているメモリの一部領域（部分画像）の走査と
１画像データの白黒判定等の判定を並行して行う場合が
しばしばある。
を記憶しているメモリの一部領域（部分画像）の走査と
１画像データの白黒判定等の判定を並行して行う場合が
しばしばある。
このような走査と判定はハードウェアーによって実行さ
れる場合と、プログラムによって実行される場合とがあ
る。従来、前者の場合はハードウェアーが複雑大規模に
なるという問題があり、後者の場合は処理速度が遅いと
いう問題があった。
れる場合と、プログラムによって実行される場合とがあ
る。従来、前者の場合はハードウェアーが複雑大規模に
なるという問題があり、後者の場合は処理速度が遅いと
いう問題があった。
本発明の目的は、簡慴なハードウェアー構成で。
メモリの任意の領域の高速走査とメモリ読出しデータの
判定等を行うことができるメモリ走査方式を提供するこ
とにある。
判定等を行うことができるメモリ走査方式を提供するこ
とにある。
次に、図面により本発明の一実施例について詳細に説明
する。
する。
第１図に本発明の一実施例におけるハードウェアー構成
を示す。図において、１はシステムバスであり、２はＣ
ＰＵである。３は画像データが格納されるメモリである
。
を示す。図において、１はシステムバスであり、２はＣ
ＰＵである。３は画像データが格納されるメモリである
。
４はメモリ３のＸアドレスを発生するＸカウンタである
。このＸカウンタ４は、システムバス１のロード信号Ｌ
ＤＩおよびＸ比較器５の一致信号ＸＭＡＸがＯＲゲート
９を通じて入力されるようになっており、ロード信号Ｌ
ＤＩまたは一致信号ＸＭＡＸがアクティブになると、シ
ステムバス１を通じてケ、えられる初期値Ｘｓが設定さ
れる。Ｘカウンタ４の値Ｘは、システムバスｌを通じて
リード信号ＲＤが入力される度に、ｌずつインクリメン
トされる。このＸカウンタ４の値Ｘは、メモリ３にＸア
ドレスとして与えられるとともに、Ｘ比較器５に入力さ
れる。なお、Ｘカウンタ４の値Ｘ、つまりＸアドレスは
システムバス１を通じてＣＰＵ２側で読み取ることがで
きる。
。このＸカウンタ４は、システムバス１のロード信号Ｌ
ＤＩおよびＸ比較器５の一致信号ＸＭＡＸがＯＲゲート
９を通じて入力されるようになっており、ロード信号Ｌ
ＤＩまたは一致信号ＸＭＡＸがアクティブになると、シ
ステムバス１を通じてケ、えられる初期値Ｘｓが設定さ
れる。Ｘカウンタ４の値Ｘは、システムバスｌを通じて
リード信号ＲＤが入力される度に、ｌずつインクリメン
トされる。このＸカウンタ４の値Ｘは、メモリ３にＸア
ドレスとして与えられるとともに、Ｘ比較器５に入力さ
れる。なお、Ｘカウンタ４の値Ｘ、つまりＸアドレスは
システムバス１を通じてＣＰＵ２側で読み取ることがで
きる。
Ｘ比較器５は、システムバスｌのロード信号ＬＤ２がア
クティブになると、システムバス１を通じて句、えられ
る基準値Ｘｅを内部のレジスタに取り込む。そして、そ
の基準値ＸｅとＸカウンタ４の値Ｘとを比較し、一致す
ると一致信号ＸＭＡＸをアクティブにする。
クティブになると、システムバス１を通じて句、えられ
る基準値Ｘｅを内部のレジスタに取り込む。そして、そ
の基準値ＸｅとＸカウンタ４の値Ｘとを比較し、一致す
ると一致信号ＸＭＡＸをアクティブにする。
６はメモリ３のＹアドレスを発生するＹカウンタである
。このＹカウンタは、システムバス１のロード信号ＬＤ
３がアクティブになると、システムバス１から与えられ
る初期値Ｙｓが設定される。
。このＹカウンタは、システムバス１のロード信号ＬＤ
３がアクティブになると、システムバス１から与えられ
る初期値Ｙｓが設定される。
二のＸカウンタ６の値Ｙ、つまりメモリ３のＹアドレス
は、Ｘ比較器５の一致信号ＸＭＡＸがアクチー「ブにな
る度に１ずつインクリメントされる。
は、Ｘ比較器５の一致信号ＸＭＡＸがアクチー「ブにな
る度に１ずつインクリメントされる。
Ｘカウンタ６の値Ｙは、メモリ３およびＹ比較器７に入
力され、またシステムバスｌを通じてＣＰＵ２で読み取
ることができるようになっている。
力され、またシステムバスｌを通じてＣＰＵ２で読み取
ることができるようになっている。
３−
■比較器７は、システムバスｌのロード信号ＬＤ４がア
クティブになると、システムバス１を通。
クティブになると、システムバス１を通。
じて与えられる基準値Ｙｅを内部のレジスタに取り込む
。そして、その基準値ＹｅとＸカウンタ６の値Ｙを比較
し、一致すると一致信号ＹＭＡＸをアクティブにする。
。そして、その基準値ＹｅとＸカウンタ６の値Ｙを比較
し、一致すると一致信号ＹＭＡＸをアクティブにする。
なお、Ｘカウンタ４およびＸカウンタ６は、それぞれ初
期値Ｘｓ、Ｙｓを保持するためのレジスタを内部に有す
る。
期値Ｘｓ、Ｙｓを保持するためのレジスタを内部に有す
る。
８は条件判定器であり、システムバスｌのロード信号Ｌ
Ｄ５がアクティブになると、システムバス１を通じて与
えられる入力条件ＣＮＤを内部のレジスタに保持する。
Ｄ５がアクティブになると、システムバス１を通じて与
えられる入力条件ＣＮＤを内部のレジスタに保持する。
この条件判定器８は、一致信号ＸＭＡＸ、ＹＭＡＸおよ
びメモリ３の出力データＤ ｏｕｔに関して条件判定を
行い、設定された入力条件を満足したときにシステムバ
スｌへの条件一致信号ＣＴをアクティブにする。また、
入力条件成立時に、設定条件にしたがって、Ｘ、Ｘカウ
ンタ４，６のカウント動作を停止させるためのホールド
信号ＨＬＤをアクティブにしたり、また４− けしなかったりする。ここで設定可能な入力条件は次の
（工）〜佳）およびその組み合せである。
びメモリ３の出力データＤ ｏｕｔに関して条件判定を
行い、設定された入力条件を満足したときにシステムバ
スｌへの条件一致信号ＣＴをアクティブにする。また、
入力条件成立時に、設定条件にしたがって、Ｘ、Ｘカウ
ンタ４，６のカウント動作を停止させるためのホールド
信号ＨＬＤをアクティブにしたり、また４− けしなかったりする。ここで設定可能な入力条件は次の
（工）〜佳）およびその組み合せである。
Ｉ］〔） 一致信号ＸＭＡＸがアクティブ■ 一致信号
ＹＭＡＸがアクティブ Ｇ）一致信号ＸＭＡＸ、ＹＭＡＸが両方ともアクティブ （リ 出力データＤ ｏｕｔが（ｌ ｌ Ｈ（黒）また
はＩｔ ＯＩ＋（白） また、■指定した入力条件■〜牲）の成立時にホールド
信号ＨＬＤをアクティブにすることを条件として指定で
きる。
ＹＭＡＸがアクティブ Ｇ）一致信号ＸＭＡＸ、ＹＭＡＸが両方ともアクティブ （リ 出力データＤ ｏｕｔが（ｌ ｌ Ｈ（黒）また
はＩｔ ＯＩ＋（白） また、■指定した入力条件■〜牲）の成立時にホールド
信号ＨＬＤをアクティブにすることを条件として指定で
きる。
次に第２図を参照して動作を説明する。この図において
、２０はメモリ３のアドレス空間である。
、２０はメモリ３のアドレス空間である。
第２図の領域２１を走査する場合を考える。この場合、
ＣＰＵ２によって、領域２１のコーナー２２のＸ、■ア
ドレスがそれぞれ、初期値Ｘ ｓ 。
ＣＰＵ２によって、領域２１のコーナー２２のＸ、■ア
ドレスがそれぞれ、初期値Ｘ ｓ 。
ＹｓとしてＸ、Ｘカウンタ４，６に設定され、コーナー
２３のＸ、Ｙアドレスが、それぞれ基準値Ｘｅ、Ｙｅと
してＸ、Ｙ比較器５，７に設定される。
２３のＸ、Ｙアドレスが、それぞれ基準値Ｘｅ、Ｙｅと
してＸ、Ｙ比較器５，７に設定される。
Ｘカウンタ４は、リード信号ＲＤによって初期値Ｘｓか
ら順次インクリメントされるから、メモリ３のアドレス
（Ｘｓ、Ｙｓ）、（Ｘｓ＋１．Ｙｓ）。
ら順次インクリメントされるから、メモリ３のアドレス
（Ｘｓ、Ｙｓ）、（Ｘｓ＋１．Ｙｓ）。
・・・・・・、（Ｘｅ、Ｙｓ）が順に走査される。Ｘカ
ウンタ４の値Ｘが基準値Ｘｅまで増加すると、Ｘ比較器
５の一致信号ＸＭＡＸがアクティブになり、Ｘカウンタ
６の値が初期値Ｙｓから１だけ増加する。同時に、Ｘカ
ウンタ４の値Ｘは初期値Ｘ、 ｓに戻り、再びリード信
号によりインクリメントされる。したがって、メモリ３
のアドレス（Ｘｓ、Ｙｓ＋１）、（Ｘｓ＋ｌ、Ｙｓ＋１
）、（Ｘｓ＋２゜Ｙｓ＋１）＋ ・−・・＋ （Ｘｅ、
Ｙｓ＋１）が順に走査される。
ウンタ４の値Ｘが基準値Ｘｅまで増加すると、Ｘ比較器
５の一致信号ＸＭＡＸがアクティブになり、Ｘカウンタ
６の値が初期値Ｙｓから１だけ増加する。同時に、Ｘカ
ウンタ４の値Ｘは初期値Ｘ、 ｓに戻り、再びリード信
号によりインクリメントされる。したがって、メモリ３
のアドレス（Ｘｓ、Ｙｓ＋１）、（Ｘｓ＋ｌ、Ｙｓ＋１
）、（Ｘｓ＋２゜Ｙｓ＋１）＋ ・−・・＋ （Ｘｅ、
Ｙｓ＋１）が順に走査される。
ホールド信号ＨＬＤがアクティブにならない限り、Ｘ、
Ｘカウンタ４，６は同様にインクリメントされていく。
Ｘカウンタ４，６は同様にインクリメントされていく。
即ち、メモリ３の領域２１は、コーナー２２からＸ方向
に順次走査され、領域２１、 の右端に達すると、■ア
ドレスを１だけ進めて同様に走査が行われ、このように
して領域２１の全域が走査される。
に順次走査され、領域２１、 の右端に達すると、■ア
ドレスを１だけ進めて同様に走査が行われ、このように
して領域２１の全域が走査される。
もし１、条件判定器８に入力条件■が設定された場合、
領域２１のコーナー２３まで走査が進んだ時点で、条件
一致信号ＣＴがアクティブとなる。
領域２１のコーナー２３まで走査が進んだ時点で、条件
一致信号ＣＴがアクティブとなる。
入力条件θ）が指定された場合は、走査点が領域２１の
右端に達する度に条件一致信号ＣＴがアクティブとなる
。入力条件■が指定された場合は、領域２１のコーナー
２４が走査されたときに条件一致信号ＣＴがアクティブ
となる。
右端に達する度に条件一致信号ＣＴがアクティブとなる
。入力条件■が指定された場合は、領域２１のコーナー
２４が走査されたときに条件一致信号ＣＴがアクティブ
となる。
もし条件■も同時に指定されていれば、■ないし■の条
件が満足したときに、ホールド信号ＨＬＤはアクティブ
となり、Ｘ、Ｘカウンタ４，６のカウント動作は停止さ
せられる。その時の走査点のＸ、Ｙアドレスは、システ
ムバス１を通じてＣＰＵ２で読み取ることができる。
件が満足したときに、ホールド信号ＨＬＤはアクティブ
となり、Ｘ、Ｘカウンタ４，６のカウント動作は停止さ
せられる。その時の走査点のＸ、Ｙアドレスは、システ
ムバス１を通じてＣＰＵ２で読み取ることができる。
入力条件σ）が設定された場合は、出力データＤｏｕｔ
が１または０となる度に、条件一致信号ＣＰがアクティ
ブとなる。従って、ＣＰＵ２は、その時のＸ、Ｘカウン
タ４，６の値Ｘ、■を読み取ることにより、その走査点
の位置を知ることができる（但し、Ｘカウンタ４の値Ｘ
は既に１だけ増加７− し、ているため、■だけ差し引く必要がある）。
が１または０となる度に、条件一致信号ＣＰがアクティ
ブとなる。従って、ＣＰＵ２は、その時のＸ、Ｘカウン
タ４，６の値Ｘ、■を読み取ることにより、その走査点
の位置を知ることができる（但し、Ｘカウンタ４の値Ｘ
は既に１だけ増加７− し、ているため、■だけ差し引く必要がある）。
なお、Ｘ、Ｘカウンタ４，６をディクリメントさせるよ
うに構成することもできる。その場合。
うに構成することもできる。その場合。
走査領域２１のコーナー２３のＸ、Ｙアドレスを一初期
値Ｘ ｓ ＋ Ｙ ｓとしてＸ、Ｘカウンタに設定し、
コーナー２２のｘ、ｙアドレスを基準値Ｘｅ、Ｙｅとし
てＸ、Ｙ比較器５．７に設定する。
値Ｘ ｓ ＋ Ｙ ｓとしてＸ、Ｘカウンタに設定し、
コーナー２２のｘ、ｙアドレスを基準値Ｘｅ、Ｙｅとし
てＸ、Ｙ比較器５．７に設定する。
また、条件判定器８の指定条件も上記のものに限らない
。
。
以上説明したように１本発明によれば、簡単なハードウ
ェアー構成で、メモリの任意の領域を高速に走査するこ
とができ、また走査の進み具合やメモリの読み出しデー
タの判定を同時に行うことができる等の効果を得られる
。
ェアー構成で、メモリの任意の領域を高速に走査するこ
とができ、また走査の進み具合やメモリの読み出しデー
タの判定を同時に行うことができる等の効果を得られる
。
第１図は本発明の一実施例におけるハードウェアー構成
を示すブロック図、第２図は同実施例におけるメモリ領
域の走査を説明するための概念図である。 ８− １・・・システムバス、２・・・ＣＰＵ、３・・・メモ
リ、 ４・・・Ｘカウンタ、５・・Ｘ比較器、６・・・
Ｘカウンタ、 ７・・Ｙ比較器、 ８・・・条件判定器
。
を示すブロック図、第２図は同実施例におけるメモリ領
域の走査を説明するための概念図である。 ８− １・・・システムバス、２・・・ＣＰＵ、３・・・メモ
リ、 ４・・・Ｘカウンタ、５・・Ｘ比較器、６・・・
Ｘカウンタ、 ７・・Ｙ比較器、 ８・・・条件判定器
。
Claims (1)
- （１）任意の初期値の設定でき、かつリード信号により
初期値からインクリメントまたはデクリメントされる、
メモリのＸアドレス発生用のＸカウンタと、任意の初期
値を設定できる該メモリのＹアドレス発生用のＹカウン
タと、任意の値を基準値として設定でき、その基準値と
該Ｘカウンタの値とを比較し一致したときに一致信号を
出すＸ比較器と、任意の値を基準値として設定でき、そ
の基準値と該Ｙカウンタの値を、比較し一致したときに
一致信号を出すＹ比較器と、を有し、該Ｘカウンタは該
Ｘ比較器の一致信号が出ると改めて初期値から該リード
信号によりインクリメントまたはデクリメントされ、該
Ｙカウンタは該Ｙ比較器の一致信号により初期値からイ
ンクリメントまたはデクリメントされるようにして成り
、さらに該Ｘ比較器および該Ｙ比較器の一致信号および
該メモリの出力データを入力され、その入力の状態が指
定された入力条件と一致したときに条件一致信号を出す
条件判定器を有することを特徴とするメモリ走査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017984A JPS60254255A (ja) | 1984-05-30 | 1984-05-30 | メモリ走査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017984A JPS60254255A (ja) | 1984-05-30 | 1984-05-30 | メモリ走査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254255A true JPS60254255A (ja) | 1985-12-14 |
Family
ID=14529045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11017984A Pending JPS60254255A (ja) | 1984-05-30 | 1984-05-30 | メモリ走査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254255A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206872A (ja) * | 1987-02-24 | 1988-08-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
| JPH0193844A (ja) * | 1987-10-05 | 1989-04-12 | Fujitsu Ltd | アドレスカウンタ回路 |
| JPH032942A (ja) * | 1989-05-30 | 1991-01-09 | Fujitsu Ltd | 画像メモリのアドレッシング回路 |
-
1984
- 1984-05-30 JP JP11017984A patent/JPS60254255A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206872A (ja) * | 1987-02-24 | 1988-08-26 | Agency Of Ind Science & Technol | 画像記憶装置 |
| JPH0193844A (ja) * | 1987-10-05 | 1989-04-12 | Fujitsu Ltd | アドレスカウンタ回路 |
| JPH032942A (ja) * | 1989-05-30 | 1991-01-09 | Fujitsu Ltd | 画像メモリのアドレッシング回路 |
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