JPH032942A - 画像メモリのアドレッシング回路 - Google Patents
画像メモリのアドレッシング回路Info
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- JPH032942A JPH032942A JP13651389A JP13651389A JPH032942A JP H032942 A JPH032942 A JP H032942A JP 13651389 A JP13651389 A JP 13651389A JP 13651389 A JP13651389 A JP 13651389A JP H032942 A JPH032942 A JP H032942A
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- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 2
- 101150022075 ADR1 gene Proteins 0.000 description 1
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［概要］
画像の高能率符号化等を行う画像信号処理プロセッサ等
において内部と外部の画像メモリ間で画像データをＤＭ
Ａによりブロックｔｔｉ位に転送する際に、これら画像
メモリに対して２次元的アドレス指定を行う画像メモリ
のアドレッシング回路に関し、 細かなプログラム制御を行うことなく多電の画像データ
の２次元的アクセスを高速かつ容易に行えるようにする
ことを目的とし、 画像メモリにおけるアクセス対象の画像ブロックのポイ
ンタを任意に設定するポインタレジスタと、アクセス対
象の画像ブロックのサイズを任意に設定するモードレジ
スタと、これら画像ブロックのポインタおよび画像ブロ
ックサイズに基づいて画像メモリにアクセスするための
２次元的アドレスを発生するアドレス発生回路とを具備
してなる。 ［産業上の利用分野］ 本発明は画像の高能率符号化等を行う画像信号処理プロ
セッサ等において、外部画像メモリと内部ＲＡ Ｍ間で
画像データをＤＭＡ （直接メモリアクセス）によりブ
ロック準位に転送する際に、これらの画像メモリに対し
て２次元的なアドレス指定を行う画像メモリのアドレッ
シング回路に関する。 画像信号処理プロセッサ等では、外部画像メモリと内部
ＲＡ Ｍとの間での画像ブロックデータ転送の際の２次
元的なアドレス指定（アドレッシング）を、複雑なプロ
グラム制御を用いることなく高速に行えることが必要と
される。 ［従来の技術］ 従来の画像信号処理用のディジタル信号処理プロセッサ
（ＤＳＰ）が第８図に示される。図中、破線で囲まれた
部分７３は画像信号の高能率符号化等を行うＤＳＰから
なる画像符号化装置であって、画像データ保持用の内部
ＲＡＭ２とこの内部ＲＡ Ｍ ２に対するアドレスを発
生するアドレス発生部７１を含む。このアドレス発生部
７１によるアドレス指定は画像符号化装置７３内のプロ
セッサによるプログラム制御で行われる。 ３は画像フレームメモリであり、カメラ等から取り込ま
れた画（栄データなｚ女フレーム分保持する。７２は画
像フレームメモリｌに対するアドレス発生部であり、前
述の画像符号化装置７３のプロセッサとは異なるプロセ
ッサによるプログラム制御によりアドレス指定を行う。 この画像信号処理システｔ〜では、フレームメモリ３お
よび内部ＲＡＭ２間でＤＭＡ転送を行う場合、プログラ
ム制御により各々のアドレス発生部７１．７２を佃目卸
し、これらのメモリ２．３にアドレス指定を行うことに
よりＤ ｉＶＴ Ａを行っている。 ［発明が解決しようとする課題］ 画像データは２次元的構造を有しており、外部フレーム
メモリ３と内部ＲＡＭ２間でデータ転送を行う場合、画
像を複数のブロックに分割し、ブロック準位でデータ転
送を行っている。このような２次元データのアクセスを
行うには、アドレッシングに細かなプログラム制御が、
必要となり、高速なアクセスには適していない。例えば
アドレス発生部７１を制御するプログラムとアドレス発
生部７２を制御するプログラム間ではデータ転送に際し
アドレッシングの同期がとれていることが必要となる。 したがって本発明の目的は、細かなプログラム制御を行
うことなく、多量の画像データの２次元的アクセスを高
速かつ容易に行えるようにすることにある。 ［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。 本発明に係る画１象メモリのアドレッシング回路は、第
１．第２の画像メモリ３４．３５間で画像データをブロ
ック準位に転送する際に、第１、第２の画像メモリ３４
．３５に対して２次元的アドレス指定を行う画像メモリ
のアドレッシング回路であって、第１、第２の画像メモ
リ３４．３５におけるアクセス対象の画像ブロックのポ
インタをそれぞれ任意に設定するポインタレジスタ３１
と、アクセス対象の画像ブロックのサイズを任意に設定
するモードレジスタ３２と、ポインタレジスタ３１およ
びモードレジスタ３２でｔ指定された画像ブロックのポ
インタおよび画像ブロックサイズに基づいて第１、第２
の画像メモリ３４．３５にアクセスするための２次元的
アドレスをそれぞれＱ’ｌＥするアドレス発生回路３３
とを？、 Ｏｉａ Ｌ／でなる。 ［作用］ 画像データの転送を行うにあたり、ポインタレジスタ３
１には各画像メモリ３４．３５における転送画像ブロッ
クの例えば初期アドレスにあたるポインタを設定し、モ
ードレジスタ３２にはその転送画像ブロックのサイズ情
報を設定する。アドレス発生回路３３はこれらのポイン
タおよびブロックサイズ情報に基づいて、各画像メモリ
３４．３５に対する２次元的アドレスを発生してアドレ
ッシングを行う。 ［実施例］ 以下、図面を参照して本発明の詳細な説明する。第２図
には本発明の一実施例としての画像メモリのアドレッシ
ング回路を用いた画像信号処理システムの概要が示され
る。図中、破線で囲まれた部分７はＤＳＰからなる画像
符号化装置であり、アドレッシング回路ｌと内部１１Ａ
Ｍ２を含む。アドレッシング回路ｌは内部ＲＡ Ｍ ２
および外部フレームメモリ３に対してアドレスバス４゜
５をそれぞれ介してアドレス指定を行う回路であって、
ベースポインタレジスタ（ＢＰレジスタＩ１１．モード
レジスタ１２、アドレス発生部１３等を含み構成される
。 ）し−−ｔ＼メモリ３はカメラで撮影された画像等の画
像データを数フレーム分蓄積するための画像メモリであ
り１例えば画像符号化装置７でフレーム間−
において内部と外部の画像メモリ間で画像データをＤＭ
Ａによりブロックｔｔｉ位に転送する際に、これら画像
メモリに対して２次元的アドレス指定を行う画像メモリ
のアドレッシング回路に関し、 細かなプログラム制御を行うことなく多電の画像データ
の２次元的アクセスを高速かつ容易に行えるようにする
ことを目的とし、 画像メモリにおけるアクセス対象の画像ブロックのポイ
ンタを任意に設定するポインタレジスタと、アクセス対
象の画像ブロックのサイズを任意に設定するモードレジ
スタと、これら画像ブロックのポインタおよび画像ブロ
ックサイズに基づいて画像メモリにアクセスするための
２次元的アドレスを発生するアドレス発生回路とを具備
してなる。 ［産業上の利用分野］ 本発明は画像の高能率符号化等を行う画像信号処理プロ
セッサ等において、外部画像メモリと内部ＲＡ Ｍ間で
画像データをＤＭＡ （直接メモリアクセス）によりブ
ロック準位に転送する際に、これらの画像メモリに対し
て２次元的なアドレス指定を行う画像メモリのアドレッ
シング回路に関する。 画像信号処理プロセッサ等では、外部画像メモリと内部
ＲＡ Ｍとの間での画像ブロックデータ転送の際の２次
元的なアドレス指定（アドレッシング）を、複雑なプロ
グラム制御を用いることなく高速に行えることが必要と
される。 ［従来の技術］ 従来の画像信号処理用のディジタル信号処理プロセッサ
（ＤＳＰ）が第８図に示される。図中、破線で囲まれた
部分７３は画像信号の高能率符号化等を行うＤＳＰから
なる画像符号化装置であって、画像データ保持用の内部
ＲＡＭ２とこの内部ＲＡ Ｍ ２に対するアドレスを発
生するアドレス発生部７１を含む。このアドレス発生部
７１によるアドレス指定は画像符号化装置７３内のプロ
セッサによるプログラム制御で行われる。 ３は画像フレームメモリであり、カメラ等から取り込ま
れた画（栄データなｚ女フレーム分保持する。７２は画
像フレームメモリｌに対するアドレス発生部であり、前
述の画像符号化装置７３のプロセッサとは異なるプロセ
ッサによるプログラム制御によりアドレス指定を行う。 この画像信号処理システｔ〜では、フレームメモリ３お
よび内部ＲＡＭ２間でＤＭＡ転送を行う場合、プログラ
ム制御により各々のアドレス発生部７１．７２を佃目卸
し、これらのメモリ２．３にアドレス指定を行うことに
よりＤ ｉＶＴ Ａを行っている。 ［発明が解決しようとする課題］ 画像データは２次元的構造を有しており、外部フレーム
メモリ３と内部ＲＡＭ２間でデータ転送を行う場合、画
像を複数のブロックに分割し、ブロック準位でデータ転
送を行っている。このような２次元データのアクセスを
行うには、アドレッシングに細かなプログラム制御が、
必要となり、高速なアクセスには適していない。例えば
アドレス発生部７１を制御するプログラムとアドレス発
生部７２を制御するプログラム間ではデータ転送に際し
アドレッシングの同期がとれていることが必要となる。 したがって本発明の目的は、細かなプログラム制御を行
うことなく、多量の画像データの２次元的アクセスを高
速かつ容易に行えるようにすることにある。 ［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。 本発明に係る画１象メモリのアドレッシング回路は、第
１．第２の画像メモリ３４．３５間で画像データをブロ
ック準位に転送する際に、第１、第２の画像メモリ３４
．３５に対して２次元的アドレス指定を行う画像メモリ
のアドレッシング回路であって、第１、第２の画像メモ
リ３４．３５におけるアクセス対象の画像ブロックのポ
インタをそれぞれ任意に設定するポインタレジスタ３１
と、アクセス対象の画像ブロックのサイズを任意に設定
するモードレジスタ３２と、ポインタレジスタ３１およ
びモードレジスタ３２でｔ指定された画像ブロックのポ
インタおよび画像ブロックサイズに基づいて第１、第２
の画像メモリ３４．３５にアクセスするための２次元的
アドレスをそれぞれＱ’ｌＥするアドレス発生回路３３
とを？、 Ｏｉａ Ｌ／でなる。 ［作用］ 画像データの転送を行うにあたり、ポインタレジスタ３
１には各画像メモリ３４．３５における転送画像ブロッ
クの例えば初期アドレスにあたるポインタを設定し、モ
ードレジスタ３２にはその転送画像ブロックのサイズ情
報を設定する。アドレス発生回路３３はこれらのポイン
タおよびブロックサイズ情報に基づいて、各画像メモリ
３４．３５に対する２次元的アドレスを発生してアドレ
ッシングを行う。 ［実施例］ 以下、図面を参照して本発明の詳細な説明する。第２図
には本発明の一実施例としての画像メモリのアドレッシ
ング回路を用いた画像信号処理システムの概要が示され
る。図中、破線で囲まれた部分７はＤＳＰからなる画像
符号化装置であり、アドレッシング回路ｌと内部１１Ａ
Ｍ２を含む。アドレッシング回路ｌは内部ＲＡ Ｍ ２
および外部フレームメモリ３に対してアドレスバス４゜
５をそれぞれ介してアドレス指定を行う回路であって、
ベースポインタレジスタ（ＢＰレジスタＩ１１．モード
レジスタ１２、アドレス発生部１３等を含み構成される
。 ）し−−ｔ＼メモリ３はカメラで撮影された画像等の画
像データを数フレーム分蓄積するための画像メモリであ
り１例えば画像符号化装置７でフレーム間−
【測符号化
を行う際には現画面と１１１１画面の画像データを提供
できるようになっている。内部ＲＡＭ２はフレームメモ
リ３がら画像データを取り込んで高能率符号化等の処理
を行い、処理後に処理データを再びフレームメモリ３に
転送するためのメモリである。 ）Ｊ Ｐ Ｌ／レジスタＮｉ、第５図に示すような２次
元的アクセスを行う場合、内部ＲＡ Ｍ ２とフレーム
メモリ３それぞれのアドレスの初団値となるデータ、ず
なわらこの実権例では画像ブロックのノビト端のアドレ
スがベースポイントとしてｔ６納されるレジスタである
。またモードレジスタ１２は直接メモリアクセスの細か
な設定を行うためのレジスタであって、例えば読出し／
汲込み指定信号Ｒ／Ｗ、２次元的アクセスのサイズ（す
なわチ画像ブロックのｘ ｆｉ向サイズ【３．およびｙ
ｈ方向イズ＋３．）、アクセス回５！１などが設定され
る。ここでアクセス回数はダイナミックＲＡ Ｍからな
る画像メモリのリフレッシュを行うタイミングを決める
ためのものである。 アドレス発生部１３はＢＰレジスタＩｆおよびモードレ
ジスタ１２に設定された画像ブロックのベースポインタ
およびブロックサイズ等に基づいて内部ＲＡＭ２および
フレームメモリ３それぞれに対する画像ブロックの２次
元的アドレスＡＤＲ，，ＡＤＨ，を発生し、これらをそ
れぞれアドレスバス５．４を介して出力する回路である
。 アドレッシング回路ｌの構成例が第：３図に示される。 第３図において、Ｉ５はＤＭΔカウンタであって、第５
図に示されるような転送すべき画像ブロック内における
Ｘ方向およびｙ方向の２次元的アドレスをモードレジス
タ１２の内容に基づき逐次演算して、Ｘ方向アドレスバ
スＤ、およびｙｈ向アドレスＡＤＤ、として出力する。 ＋１１−１１５は第２図のベースポインタレジスタ】】
に相当するものである。ＳＰＧレジスタ＋ ＋ １．Ｓ
ＢＸレジスタ１１２およびＳＢＹレジスタ＋１３はフレ
ームメモリ３に対するアクセスポイントを指定するため
のレジスタであり、それぞれ、ｌ□ｌＴｉ１面のページ
番号、Ｘ方向位置およびＹ方向位；δがバスを介してベ
ースポインタとして設定される。この設定によりフレー
ムメモリ；３にア゛クセスを行う時の先頭アドレスが決
定される。またＦｌ［４Ｐし’７スタ１１４およびＩ”
０ＢＰＬ、ジスタＩＩ５は内部＋１ Ａ Ｍ ２に対す
るアクセスポイントを指定するためのレジスタであり、
Ｆ Ｉ ＢＰレジスタ＋１４には人力時のＸおよびＹ方
向のベースポインタが、またＦＯＢＰレジスタ１１５に
は出力時のＸおよびＹ方向のベースポインタが設定され
る。 レジスタＩ１１〜１１３の出力は加算器１３１に導かれ
ており、ここでＤＭＡカウンタ１５がらのアドレス（Ａ
ＤＤ、、ＡＤＤ、）と加算されるよう構成される。加算
結果はフレームメモリへのアドレスＡ Ｄ １１ 、と
なる。なお、ＳＰＧレジスタＩ１１の最ド位ビットとＳ
ＢＹレジスタ１１３の最−Ｌ位ビットは図示しないセし
フタによって切替え選択可能となっており、それにより
フィールドメモリ準位アクセスとフレームメモリ１９．
位アクセスとが任意に選択できるようになっている。 レジスタ１１４および１１５の出力はセレクタ１３３に
より何れか一方が選択されて加算器Ｉ３２に入力され、
前述同様ここでＤＭＡカウンタ１５からのアドレス（Ａ
ＤＤ、、ＡＤＤ、）と加算され、その加算結果が内部Ｒ
Ａ Ｍ ２へのアドレスＡＤＲ，として出力されるよう
に構成されている。 １３５はアクセスカウンタであり、メモリに対するアク
セス数を逐次カウントするよう構成されている。このア
クセスカウンタ１３５の出力はカウント値比較器１３６
に人力され、ここでモードレジスタＩ２に設定されたア
クセス回教と比較され、比較の結果１両前が一致した時
には一致信号が制御用回路＋３７に送出されるようにな
っている。また、この制御回路１３７にはＤＭＡカウン
タ１５からも比較結果の一致信号が人力されている。 Ｄ Ｍ Ａカウンタ１５の構成例が第４図に示される。 このＤＭＡカウンタ１５はＸ方向ＤＭＡカウンタ１５１
．ｙ方向Ｄ Ｍ Ａカウンタ１５２、比較器１５３，１
５４、ＡＮＤ回路１５６等を含む。 ｘ／Ｔ向カウンタ１５１は画像ブロック内のＸｈ方向ア
ドレスＡＤ Ｄ 、を順次にカウントアツプしてぃくカ
ウンタ、Ｘ方向カウンタ１５２は同じ（画像ブロック内
のｙ方向アドレスＡＤＤ、を順次にカウントアツプして
いくカウンタである。 Ｘ方向カウンタ１５１のカウンタ値はＸ方向アドレスＡ
ＤＤ、ｌとして加算器１３１，１３２に出力されると共
に、比較器１５３にも出力される。 この比較器！５３にはモードレジスタ１２がらＸ方向ブ
ロックサイズＢ、が入力されており、Ｌｔ較の結果、両
人力信号が一致した時に一致信号がＸ方向カウンタ１５
１のクリア入力端−ｆ、ｙＪ’−ｉ向カウンタ１５２の
カウンタのイネーブル信号端子およびＡＮＤ回路１５６
に送出されるよう構成されている。これによりＸ方向ア
ドレスＡ Ｄ Ｄ 、が。 モードし・ジスタ１２で設定されたＸ方向ブロックサイ
ズＢ、と一致すると、ｙ方向アドレスＡＤＤ、が一つカ
ウントアツプされ、同時にＸ方向アドレスＡ Ｉ） Ｄ
、がクリアされることになる。 ｙＲ方向ウンタ１５２のカウント値はｙ方向アトしスＡ
ＤＤｙとしてカ０′Ｆ５器１３１、ｌ ３２ ニ出力さ
れると桟に、比較器１５４に人力され、ここでモードレ
ジスタ１２に設定されたｙ方向画像ブロックサイズＢ、
と比較される。比較の結果、両人力信号が一致すると一
致信号がＡ Ｎ Ｄ回路１５６に出力される。よ−）で
ＡＮＤ回路１５６は比較２３１５３、＋５４から共に一
致信号を受けることにより、画像ブロック内の最終アド
レス位置までカウントしたことを判定して、終了信号Ｅ
ＮＤを制御回路１３７に送出する。 このようにしてこのＤＭＡカウンタ１５では、画像ブロ
ック内における２次元的アドレス（ＡＤＤ、、ＡＤＤ、
１を順次に発生するものである。 以下、実施例回路の動作を説明する。 フレームメモリ３と内部ＲＡＭ２間でＤＭＡ転送を行う
場合、まずＢＰレジスタ１１とモードレジスタ１２にプ
ログラム制御卸によりバスを介して必要なデータの設定
を行う。すなわちＢＰレジスタ１１に対しては、アクセ
スを行う画像ブロックの先頭アドレスとして、フレーム
メモリ３のページ番号ＳＰＧ、ＸおよびＹ方向先頭位置
ＳＢｘ、ＳＢＹをそれぞれレジスタＩｌｌ〜１１３にフ
レームメモリ３のベースポインタとして設定し。 内部ＲＡＭ２の入力／出力の先頭位置Ｆ Ｉ Ｂ Ｐ／
ＦＯＢＰをそれぞれレジスタ１１４，１１５に内部ＲＡ
Ｍ ２のベースポインタとして設定する。これにより
）し−ム、メモリ３および内部ＲＡ Ｍ ２の任意の位
置を選択できることになる。 またモードレジスタ１２に対しては、アクセスを行う画
像ブロックのＸ方向サイズＢ８とｙｊｉ向サイズＢ１．
読出し／ ｔｊＦ込み指定信号Ｒ／Ｗ、およびアクセス
回数ＡＮを設定する。 この後、ｌ） Ｍ Ａカウンタ１５をスタートさせると
、ＤＭＡカウンタ１５は前述のように、モードレジスタ
１２の内容にＪ基づいて、指定された画像ブロッックサ
イズＢ、ＸＢ３．内の２次元アドレス（ＡＤＤ、、ＡＤ
Ｄ、）を順次に生成し、これを加算Ｊ１３１，１３２に
それぞれ出力する。 この結果、内部ＲＡ〜１２に対するアドレスＡＤＲ１は
、レジスタ１１４または１１５に設定された内部Ｅ＜
Ａ ＭベースポインタにＤ Ｍ Ａカウンタ１５からの
２次元アドレス（ＡＤＤ、、ＡＤＤ、）を加算器＋３２
で逐次加えていくことにより発生される。第７図にはこ
の内部ＲＡ Ｍのアドレス発生の態様が示される。 またフレームメモリ３に対するアドレスＡＤＲＦはフレ
ームメモリベースポインタＳＢＸ、ＳＢＹに２次元アド
レス（ＡＤＤ、、ＡＤＤ、）を加算器１３１で逐次加え
ていくことにより発生される。第６図にはこのフレーム
メモリのアドレス発生の態様が示される。 またアクセスカウンタ１３５はメモリアクセスを行う毎
にそのカウント値をカウントアツプしていき、それがモ
ードレジスタ１２のカウント回数ＡＮと一致した時点で
比較２３１３６から一致信号を制御節回路１３７に送り
、それにより制御回路１３７はＤＭＡを一時的に停よす
ることができる。 この間に外部ではフレームメモリ（ＤＲＡＭ）のリフレ
ッシュを行うことができる。 以上のようにして、任意の画面サイズの画像データをア
クセスするための２次元的アドレスの発生がハードウェ
ア的に可能になる。またベースポインタレジスタおよび
モードレジスタの設定のみでＤ Ｍ Ａ転送を容易に行
うことができる。 ［発明の効果］ 本発明によれば、画像メモリ中の任意の位置にある任意
のサイズの領域の画１９データのアドレッシングが、回
路内部のメモリと外部の画像メモリに対してもハードウ
ェア的に同時的に行えるようになる。これにより任意の
画像データのＤ Ｍ Ａがベースポインタレジスタとモ
ードレジスタへのデータ設定のみで容易に、かつ高速に
行うことができる。
を行う際には現画面と１１１１画面の画像データを提供
できるようになっている。内部ＲＡＭ２はフレームメモ
リ３がら画像データを取り込んで高能率符号化等の処理
を行い、処理後に処理データを再びフレームメモリ３に
転送するためのメモリである。 ）Ｊ Ｐ Ｌ／レジスタＮｉ、第５図に示すような２次
元的アクセスを行う場合、内部ＲＡ Ｍ ２とフレーム
メモリ３それぞれのアドレスの初団値となるデータ、ず
なわらこの実権例では画像ブロックのノビト端のアドレ
スがベースポイントとしてｔ６納されるレジスタである
。またモードレジスタ１２は直接メモリアクセスの細か
な設定を行うためのレジスタであって、例えば読出し／
汲込み指定信号Ｒ／Ｗ、２次元的アクセスのサイズ（す
なわチ画像ブロックのｘ ｆｉ向サイズ【３．およびｙ
ｈ方向イズ＋３．）、アクセス回５！１などが設定され
る。ここでアクセス回数はダイナミックＲＡ Ｍからな
る画像メモリのリフレッシュを行うタイミングを決める
ためのものである。 アドレス発生部１３はＢＰレジスタＩｆおよびモードレ
ジスタ１２に設定された画像ブロックのベースポインタ
およびブロックサイズ等に基づいて内部ＲＡＭ２および
フレームメモリ３それぞれに対する画像ブロックの２次
元的アドレスＡＤＲ，，ＡＤＨ，を発生し、これらをそ
れぞれアドレスバス５．４を介して出力する回路である
。 アドレッシング回路ｌの構成例が第：３図に示される。 第３図において、Ｉ５はＤＭΔカウンタであって、第５
図に示されるような転送すべき画像ブロック内における
Ｘ方向およびｙ方向の２次元的アドレスをモードレジス
タ１２の内容に基づき逐次演算して、Ｘ方向アドレスバ
スＤ、およびｙｈ向アドレスＡＤＤ、として出力する。 ＋１１−１１５は第２図のベースポインタレジスタ】】
に相当するものである。ＳＰＧレジスタ＋ ＋ １．Ｓ
ＢＸレジスタ１１２およびＳＢＹレジスタ＋１３はフレ
ームメモリ３に対するアクセスポイントを指定するため
のレジスタであり、それぞれ、ｌ□ｌＴｉ１面のページ
番号、Ｘ方向位置およびＹ方向位；δがバスを介してベ
ースポインタとして設定される。この設定によりフレー
ムメモリ；３にア゛クセスを行う時の先頭アドレスが決
定される。またＦｌ［４Ｐし’７スタ１１４およびＩ”
０ＢＰＬ、ジスタＩＩ５は内部＋１ Ａ Ｍ ２に対す
るアクセスポイントを指定するためのレジスタであり、
Ｆ Ｉ ＢＰレジスタ＋１４には人力時のＸおよびＹ方
向のベースポインタが、またＦＯＢＰレジスタ１１５に
は出力時のＸおよびＹ方向のベースポインタが設定され
る。 レジスタＩ１１〜１１３の出力は加算器１３１に導かれ
ており、ここでＤＭＡカウンタ１５がらのアドレス（Ａ
ＤＤ、、ＡＤＤ、）と加算されるよう構成される。加算
結果はフレームメモリへのアドレスＡ Ｄ １１ 、と
なる。なお、ＳＰＧレジスタＩ１１の最ド位ビットとＳ
ＢＹレジスタ１１３の最−Ｌ位ビットは図示しないセし
フタによって切替え選択可能となっており、それにより
フィールドメモリ準位アクセスとフレームメモリ１９．
位アクセスとが任意に選択できるようになっている。 レジスタ１１４および１１５の出力はセレクタ１３３に
より何れか一方が選択されて加算器Ｉ３２に入力され、
前述同様ここでＤＭＡカウンタ１５からのアドレス（Ａ
ＤＤ、、ＡＤＤ、）と加算され、その加算結果が内部Ｒ
Ａ Ｍ ２へのアドレスＡＤＲ，として出力されるよう
に構成されている。 １３５はアクセスカウンタであり、メモリに対するアク
セス数を逐次カウントするよう構成されている。このア
クセスカウンタ１３５の出力はカウント値比較器１３６
に人力され、ここでモードレジスタＩ２に設定されたア
クセス回教と比較され、比較の結果１両前が一致した時
には一致信号が制御用回路＋３７に送出されるようにな
っている。また、この制御回路１３７にはＤＭＡカウン
タ１５からも比較結果の一致信号が人力されている。 Ｄ Ｍ Ａカウンタ１５の構成例が第４図に示される。 このＤＭＡカウンタ１５はＸ方向ＤＭＡカウンタ１５１
．ｙ方向Ｄ Ｍ Ａカウンタ１５２、比較器１５３，１
５４、ＡＮＤ回路１５６等を含む。 ｘ／Ｔ向カウンタ１５１は画像ブロック内のＸｈ方向ア
ドレスＡＤ Ｄ 、を順次にカウントアツプしてぃくカ
ウンタ、Ｘ方向カウンタ１５２は同じ（画像ブロック内
のｙ方向アドレスＡＤＤ、を順次にカウントアツプして
いくカウンタである。 Ｘ方向カウンタ１５１のカウンタ値はＸ方向アドレスＡ
ＤＤ、ｌとして加算器１３１，１３２に出力されると共
に、比較器１５３にも出力される。 この比較器！５３にはモードレジスタ１２がらＸ方向ブ
ロックサイズＢ、が入力されており、Ｌｔ較の結果、両
人力信号が一致した時に一致信号がＸ方向カウンタ１５
１のクリア入力端−ｆ、ｙＪ’−ｉ向カウンタ１５２の
カウンタのイネーブル信号端子およびＡＮＤ回路１５６
に送出されるよう構成されている。これによりＸ方向ア
ドレスＡ Ｄ Ｄ 、が。 モードし・ジスタ１２で設定されたＸ方向ブロックサイ
ズＢ、と一致すると、ｙ方向アドレスＡＤＤ、が一つカ
ウントアツプされ、同時にＸ方向アドレスＡ Ｉ） Ｄ
、がクリアされることになる。 ｙＲ方向ウンタ１５２のカウント値はｙ方向アトしスＡ
ＤＤｙとしてカ０′Ｆ５器１３１、ｌ ３２ ニ出力さ
れると桟に、比較器１５４に人力され、ここでモードレ
ジスタ１２に設定されたｙ方向画像ブロックサイズＢ、
と比較される。比較の結果、両人力信号が一致すると一
致信号がＡ Ｎ Ｄ回路１５６に出力される。よ−）で
ＡＮＤ回路１５６は比較２３１５３、＋５４から共に一
致信号を受けることにより、画像ブロック内の最終アド
レス位置までカウントしたことを判定して、終了信号Ｅ
ＮＤを制御回路１３７に送出する。 このようにしてこのＤＭＡカウンタ１５では、画像ブロ
ック内における２次元的アドレス（ＡＤＤ、、ＡＤＤ、
１を順次に発生するものである。 以下、実施例回路の動作を説明する。 フレームメモリ３と内部ＲＡＭ２間でＤＭＡ転送を行う
場合、まずＢＰレジスタ１１とモードレジスタ１２にプ
ログラム制御卸によりバスを介して必要なデータの設定
を行う。すなわちＢＰレジスタ１１に対しては、アクセ
スを行う画像ブロックの先頭アドレスとして、フレーム
メモリ３のページ番号ＳＰＧ、ＸおよびＹ方向先頭位置
ＳＢｘ、ＳＢＹをそれぞれレジスタＩｌｌ〜１１３にフ
レームメモリ３のベースポインタとして設定し。 内部ＲＡＭ２の入力／出力の先頭位置Ｆ Ｉ Ｂ Ｐ／
ＦＯＢＰをそれぞれレジスタ１１４，１１５に内部ＲＡ
Ｍ ２のベースポインタとして設定する。これにより
）し−ム、メモリ３および内部ＲＡ Ｍ ２の任意の位
置を選択できることになる。 またモードレジスタ１２に対しては、アクセスを行う画
像ブロックのＸ方向サイズＢ８とｙｊｉ向サイズＢ１．
読出し／ ｔｊＦ込み指定信号Ｒ／Ｗ、およびアクセス
回数ＡＮを設定する。 この後、ｌ） Ｍ Ａカウンタ１５をスタートさせると
、ＤＭＡカウンタ１５は前述のように、モードレジスタ
１２の内容にＪ基づいて、指定された画像ブロッックサ
イズＢ、ＸＢ３．内の２次元アドレス（ＡＤＤ、、ＡＤ
Ｄ、）を順次に生成し、これを加算Ｊ１３１，１３２に
それぞれ出力する。 この結果、内部ＲＡ〜１２に対するアドレスＡＤＲ１は
、レジスタ１１４または１１５に設定された内部Ｅ＜
Ａ ＭベースポインタにＤ Ｍ Ａカウンタ１５からの
２次元アドレス（ＡＤＤ、、ＡＤＤ、）を加算器＋３２
で逐次加えていくことにより発生される。第７図にはこ
の内部ＲＡ Ｍのアドレス発生の態様が示される。 またフレームメモリ３に対するアドレスＡＤＲＦはフレ
ームメモリベースポインタＳＢＸ、ＳＢＹに２次元アド
レス（ＡＤＤ、、ＡＤＤ、）を加算器１３１で逐次加え
ていくことにより発生される。第６図にはこのフレーム
メモリのアドレス発生の態様が示される。 またアクセスカウンタ１３５はメモリアクセスを行う毎
にそのカウント値をカウントアツプしていき、それがモ
ードレジスタ１２のカウント回数ＡＮと一致した時点で
比較２３１３６から一致信号を制御節回路１３７に送り
、それにより制御回路１３７はＤＭＡを一時的に停よす
ることができる。 この間に外部ではフレームメモリ（ＤＲＡＭ）のリフレ
ッシュを行うことができる。 以上のようにして、任意の画面サイズの画像データをア
クセスするための２次元的アドレスの発生がハードウェ
ア的に可能になる。またベースポインタレジスタおよび
モードレジスタの設定のみでＤ Ｍ Ａ転送を容易に行
うことができる。 ［発明の効果］ 本発明によれば、画像メモリ中の任意の位置にある任意
のサイズの領域の画１９データのアドレッシングが、回
路内部のメモリと外部の画像メモリに対してもハードウ
ェア的に同時的に行えるようになる。これにより任意の
画像データのＤ Ｍ Ａがベースポインタレジスタとモ
ードレジスタへのデータ設定のみで容易に、かつ高速に
行うことができる。
第１図は本発明に係る原理説明図、
第２図は本発明の一実施例としての画像メモリのアドレ
ッシング回路が適用される画像処理システムの概略を示
すブロック図、 第３図は第２図のシステム中のアドレッシング回路の実
施例を示すブロック図。 第４−は実施例のアドレッシング回路におけるＤＭＡカ
ウンタの構成例を示すブロック図。 第５図は画像メモリに対するブロック準位のデータ転送
を説明する図、および。 第６図はフレームメモリのアドレス発生を説明する図、 第７図は内部ＲＡＭのアドレス発生を説明する図、 第８図は従来のアドレッシング方式による画像処理シス
テムを示すブロック図である。 図において、 ｌ・・・アドレッシング回路 ２・・・内部ＲＡＭ ３・・・フレームメモリ ７．７３・・・画像符号化装置 、ｌ・・・ベースポインタレジスタ ２・・・モードレジスタ ３．７１．７２・・・アドレス発生部 ５・・・ＩＩＭＡカウンタ １１〜１１５・・・ＢＰレジスタ ３１．１３２・ ・加算器 ３３・・・セレクタ ３５・・・アクセスカウンタ ３６．１５３．１５４・・・比較器 ５１．１５２・・・カウンタ
ッシング回路が適用される画像処理システムの概略を示
すブロック図、 第３図は第２図のシステム中のアドレッシング回路の実
施例を示すブロック図。 第４−は実施例のアドレッシング回路におけるＤＭＡカ
ウンタの構成例を示すブロック図。 第５図は画像メモリに対するブロック準位のデータ転送
を説明する図、および。 第６図はフレームメモリのアドレス発生を説明する図、 第７図は内部ＲＡＭのアドレス発生を説明する図、 第８図は従来のアドレッシング方式による画像処理シス
テムを示すブロック図である。 図において、 ｌ・・・アドレッシング回路 ２・・・内部ＲＡＭ ３・・・フレームメモリ ７．７３・・・画像符号化装置 、ｌ・・・ベースポインタレジスタ ２・・・モードレジスタ ３．７１．７２・・・アドレス発生部 ５・・・ＩＩＭＡカウンタ １１〜１１５・・・ＢＰレジスタ ３１．１３２・ ・加算器 ３３・・・セレクタ ３５・・・アクセスカウンタ ３６．１５３．１５４・・・比較器 ５１．１５２・・・カウンタ
Claims (1)
- 【特許請求の範囲】 第１、第２の画像メモリ（３４、３５）間で画像データ
をブロック準位に転送する際に、該第１、第２の画像メ
モリ（３４、３５）に対して２次元的アドレス指定を行
う画像メモリのアドレッシング回路であって、 該第１、第２の画像メモリ（３４、３５）におけるアク
セス対象の画像ブロックのポインタをそれぞれ任意に設
定するポインタレジスタ（３１）と、 アクセス対象の画像ブロックのサイズを任意に設定する
モードレジスタ（３２）と、 該ポインタレジスタ（３１）およびモードレジスタ（３
２）で指定された画像ブロックのポインタおよび画像ブ
ロックサイズに基づいて該第１、第２の画像メモリ（３
４、３５）にアクセスするための２次元的アドレスをそ
れぞれ発生するアドレス発生回路（３３）とを具備して
なる画像メモリのアドレッシング回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13651389A JPH032942A (ja) | 1989-05-30 | 1989-05-30 | 画像メモリのアドレッシング回路 |
| US08/032,203 US5481737A (en) | 1989-05-30 | 1993-03-12 | Image data quantizing circuit with a memory for storing unquantized and quantized image data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13651389A JPH032942A (ja) | 1989-05-30 | 1989-05-30 | 画像メモリのアドレッシング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH032942A true JPH032942A (ja) | 1991-01-09 |
Family
ID=15176929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13651389A Pending JPH032942A (ja) | 1989-05-30 | 1989-05-30 | 画像メモリのアドレッシング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH032942A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013015428A1 (ja) | 2011-07-27 | 2013-01-31 | 新日鐵住金株式会社 | 伸びフランジ性及び精密打ち抜き性に優れた高強度冷延鋼板とその製造方法 |
| US9131750B2 (en) | 2009-11-30 | 2015-09-15 | Ykk Corporation | Cord fastener |
| US9567658B2 (en) | 2011-05-25 | 2017-02-14 | Nippon Steel & Sumitomo Metal Corporation | Cold-rolled steel sheet |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254255A (ja) * | 1984-05-30 | 1985-12-14 | Ricoh Co Ltd | メモリ走査方式 |
| JPS61208537A (ja) * | 1985-03-13 | 1986-09-16 | Matsushita Electric Ind Co Ltd | 表示メモリデ−タ転送装置 |
-
1989
- 1989-05-30 JP JP13651389A patent/JPH032942A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254255A (ja) * | 1984-05-30 | 1985-12-14 | Ricoh Co Ltd | メモリ走査方式 |
| JPS61208537A (ja) * | 1985-03-13 | 1986-09-16 | Matsushita Electric Ind Co Ltd | 表示メモリデ−タ転送装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9131750B2 (en) | 2009-11-30 | 2015-09-15 | Ykk Corporation | Cord fastener |
| US9567658B2 (en) | 2011-05-25 | 2017-02-14 | Nippon Steel & Sumitomo Metal Corporation | Cold-rolled steel sheet |
| US10266928B2 (en) | 2011-05-25 | 2019-04-23 | Nippon Steel & Sumitomo Metal Corporation | Method for producing a cold-rolled steel sheet |
| WO2013015428A1 (ja) | 2011-07-27 | 2013-01-31 | 新日鐵住金株式会社 | 伸びフランジ性及び精密打ち抜き性に優れた高強度冷延鋼板とその製造方法 |
| US9512508B2 (en) | 2011-07-27 | 2016-12-06 | Nippon Steel and Sumitomo Metal Corporation | High-strength cold-rolled steel sheet having excellent stretch flangeability and precision punchability and manufacturing method thereof |
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