JP2838815B2 - 画像データ処理装置 - Google Patents
画像データ処理装置Info
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- JP2838815B2 JP2838815B2 JP7375391A JP7375391A JP2838815B2 JP 2838815 B2 JP2838815 B2 JP 2838815B2 JP 7375391 A JP7375391 A JP 7375391A JP 7375391 A JP7375391 A JP 7375391A JP 2838815 B2 JP2838815 B2 JP 2838815B2
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- Japan
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- image data
- data processing
- processing
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- Image Processing (AREA)
- Bus Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は画像データ処理装置に係
り、特にデータ処理装置と入力画像メモリと、出力画像
メモリと画像データの入出力インタフェースとを備えた
複数の処理プロセッサにより構成された画像データ処理
装置に関する。
り、特にデータ処理装置と入力画像メモリと、出力画像
メモリと画像データの入出力インタフェースとを備えた
複数の処理プロセッサにより構成された画像データ処理
装置に関する。
【０００２】近年、様々な分野で画像データを計算機処
理していく画像データ処理技術が利用されている。この
画像データ処理技術では、リアルタイムでの検査処理等
を可能とするため、画像入力機器からの画像データを実
時間で処理していくことが要求されると共に、種々の分
野への適用を可能とするため画像処理に汎用性を持たせ
ていくことが要求されている。この高速性と汎用性とい
う２つの要求は、画像データの情報量が極めて多いこと
に起因して互いに相反するものであるが、今後の画像デ
ータ処理装置では、この相反する要求に対応することが
望まれる。
理していく画像データ処理技術が利用されている。この
画像データ処理技術では、リアルタイムでの検査処理等
を可能とするため、画像入力機器からの画像データを実
時間で処理していくことが要求されると共に、種々の分
野への適用を可能とするため画像処理に汎用性を持たせ
ていくことが要求されている。この高速性と汎用性とい
う２つの要求は、画像データの情報量が極めて多いこと
に起因して互いに相反するものであるが、今後の画像デ
ータ処理装置では、この相反する要求に対応することが
望まれる。
【０００３】
【従来の技術】従来の画像データ処理装置では、ソフト
ウエアによる画像処理では実時間処理ができないため、
画像処理をハードウエア機構で実現していくという方法
が採られていた。しかしながら、ハードウエア機構によ
る画像処理操作では、画像処理操作の内容が固定されて
しまい、他の種類の画像処理要求に対しては全く対応で
きない。
ウエアによる画像処理では実時間処理ができないため、
画像処理をハードウエア機構で実現していくという方法
が採られていた。しかしながら、ハードウエア機構によ
る画像処理操作では、画像処理操作の内容が固定されて
しまい、他の種類の画像処理要求に対しては全く対応で
きない。
【０００４】そこで、複数の画像処理装置で並行的に画
像データ処理を行うことが考えられる。これは図９に示
すように、データ処理装置（ＣＰＵ）１１と入力画像メ
モリ１２と、出力画像メモリ１３と画像データの出力制
御部１４とを備えた複数の処理プロセッサ１５-1…１５
-nを画像出力バス１６と、画像入力バス１７とで接続し
たものである。
像データ処理を行うことが考えられる。これは図９に示
すように、データ処理装置（ＣＰＵ）１１と入力画像メ
モリ１２と、出力画像メモリ１３と画像データの出力制
御部１４とを備えた複数の処理プロセッサ１５-1…１５
-nを画像出力バス１６と、画像入力バス１７とで接続し
たものである。
【０００５】そしてこの処理プロセッサの画像データの
出力部は図１０に示すように、フレーム信号、ライン信
号及びクロック信号からなる制御信号をうけ出力用画像
メモリの出力するべきアドレスを生成するアドレス生成
回路２１と、画像処理を行う前に各画素について与えて
おいた初期値を格納する初期値格納レジスタ２２と、初
期値格納レジスタ２２に格納した初期値と処理後の値と
比較し、画像処理を行った画素のみを出力させるように
した比較回路２３とを有するものである。
出力部は図１０に示すように、フレーム信号、ライン信
号及びクロック信号からなる制御信号をうけ出力用画像
メモリの出力するべきアドレスを生成するアドレス生成
回路２１と、画像処理を行う前に各画素について与えて
おいた初期値を格納する初期値格納レジスタ２２と、初
期値格納レジスタ２２に格納した初期値と処理後の値と
比較し、画像処理を行った画素のみを出力させるように
した比較回路２３とを有するものである。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来の画像データ処理装置においては、画像出力バスに対
する画像データの出力は、画像メモリの値が初期値と異
なっているかどうかで判断していた。
来の画像データ処理装置においては、画像出力バスに対
する画像データの出力は、画像メモリの値が初期値と異
なっているかどうかで判断していた。
【０００７】このため、複数のプロセッサが同一の処理
範囲において異なる処理を行うような場合に同一の画素
に対して異なるデータが出力されることがあり、このよ
うな場合バス上で信号が衝突してしまうという問題があ
った。
範囲において異なる処理を行うような場合に同一の画素
に対して異なるデータが出力されることがあり、このよ
うな場合バス上で信号が衝突してしまうという問題があ
った。
【０００８】そこで本発明は、バス上でデータが衝突し
てしまうということを防止し、画像データ処理を高速に
実行しかつ汎用性のある画像データ処理装置を提供する
ことを目的とする。
てしまうということを防止し、画像データ処理を高速に
実行しかつ汎用性のある画像データ処理装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明において上記の課
題を解決するための手段は、図１に示すように、データ
処理装置１と入力画像メモリ２と、出力画像メモリ３と
画像データの入力及び出力インタフェース４、５を備え
た複数の処理プロセッサ６-1，６-2，…，６-nにより構
成された画像データ処理装置において、各入力画像メモ
リ２には処理すべき全ての領域を格納すると共に各処理
プロセッサ６-1，６-2，…，６-nの出力インタフェース
５をカスケード接続する一方、各処理プロセッサ６-1，
６-2，…，６-nの出力インタフェース５には前段の処理
プロセッサの出力画像データと自出力データを画素単位
で選択する出力選択手段７を設けたことである。
題を解決するための手段は、図１に示すように、データ
処理装置１と入力画像メモリ２と、出力画像メモリ３と
画像データの入力及び出力インタフェース４、５を備え
た複数の処理プロセッサ６-1，６-2，…，６-nにより構
成された画像データ処理装置において、各入力画像メモ
リ２には処理すべき全ての領域を格納すると共に各処理
プロセッサ６-1，６-2，…，６-nの出力インタフェース
５をカスケード接続する一方、各処理プロセッサ６-1，
６-2，…，６-nの出力インタフェース５には前段の処理
プロセッサの出力画像データと自出力データを画素単位
で選択する出力選択手段７を設けたことである。
【００１０】
【作用】本発明によれば、各処理プロセッサ６-1，６-
2，…，６-nの出力インタフェースをカスケード接続す
ることとしたから、前段の出力データは次段の処理プロ
セッサに入力される。そして各処理プロセッサ６-1，６
-2，…，６-nの出力インタフェース５ににおいて出力選
択手段７では前段の処理プロセッサの出力画像データと
自出力データを画素単位で選択するため、同一の画素に
対してしては、常に１つのデータが出力され、バス上で
データが衝突してしまうということはない。
2，…，６-nの出力インタフェースをカスケード接続す
ることとしたから、前段の出力データは次段の処理プロ
セッサに入力される。そして各処理プロセッサ６-1，６
-2，…，６-nの出力インタフェース５ににおいて出力選
択手段７では前段の処理プロセッサの出力画像データと
自出力データを画素単位で選択するため、同一の画素に
対してしては、常に１つのデータが出力され、バス上で
データが衝突してしまうということはない。
【００１１】
【実施例】以下本発明に係る画像データ処理装置の実施
例を図面に基づいて説明する。図２乃至図４は本発明に
係る画像データ処理装置の実施例を示すものである。
例を図面に基づいて説明する。図２乃至図４は本発明に
係る画像データ処理装置の実施例を示すものである。
【００１２】本実施例において、画像データ処理装置は
図２に示すように、制御信号、即ち、フレーム信号、ラ
イン信号、クロック信号を出力する制御信号生成部２１
と、複数の処理プロセッサ２１-1〜２１-nとから構成さ
れる。
図２に示すように、制御信号、即ち、フレーム信号、ラ
イン信号、クロック信号を出力する制御信号生成部２１
と、複数の処理プロセッサ２１-1〜２１-nとから構成さ
れる。
【００１３】そして、各処理プロセッサ２１-1〜２１-n
は、データ処理装置（ＣＰＵ）２２と入力画像メモリ２
３と、出力画像メモリ２４と画像データの出力選択部２
５とを備え、入力画像メモリ２３には画像入力バス２６
が接続され、また出力画像メモリ２４は出力選択部２５
を介して画像出力バス２７に接続するものとしている。
ここで画像出力バス２７は各段の出力選択部２５に順次
接続され、カスケード接続されるものとし、前段で処理
された画像信号と自段で処理した画像信号とを出力選択
部２５で選択して出力するものとしている。
は、データ処理装置（ＣＰＵ）２２と入力画像メモリ２
３と、出力画像メモリ２４と画像データの出力選択部２
５とを備え、入力画像メモリ２３には画像入力バス２６
が接続され、また出力画像メモリ２４は出力選択部２５
を介して画像出力バス２７に接続するものとしている。
ここで画像出力バス２７は各段の出力選択部２５に順次
接続され、カスケード接続されるものとし、前段で処理
された画像信号と自段で処理した画像信号とを出力選択
部２５で選択して出力するものとしている。
【００１４】ここで、各処理プロセッサ２１-1〜２１-n
では、上記の制御信号に従い、画像入力バス２６から画
像データを取り込み、各入力画像メモリ２３に格納し、
各処理プロセッサ２１-1〜２１-nは１フレーム分全ての
画像をバスから取り込み任意の画素に対する処理を行う
ことができる。
では、上記の制御信号に従い、画像入力バス２６から画
像データを取り込み、各入力画像メモリ２３に格納し、
各処理プロセッサ２１-1〜２１-nは１フレーム分全ての
画像をバスから取り込み任意の画素に対する処理を行う
ことができる。
【００１５】また、上記の出力選択部２５は図３に示す
ようにフレーム信号、ライン信号及びクロック信号から
なる制御信号をうけ、出力用画像メモリの出力するべき
アドレスを生成するアドレス生成回路３１と、タイミン
グ調整用のディレイメモリ３２と、出力選択回路３３と
からなる。この出力選択回路３３は、前段処理プロセッ
サからの画像データとディレイメモリ３２からの画像信
号を受け選択された画像データを後ろの処理プロセッサ
に出力する。
ようにフレーム信号、ライン信号及びクロック信号から
なる制御信号をうけ、出力用画像メモリの出力するべき
アドレスを生成するアドレス生成回路３１と、タイミン
グ調整用のディレイメモリ３２と、出力選択回路３３と
からなる。この出力選択回路３３は、前段処理プロセッ
サからの画像データとディレイメモリ３２からの画像信
号を受け選択された画像データを後ろの処理プロセッサ
に出力する。
【００１６】本実施例において、この出力選択回路は、
図４に示すように、入力側の２つのラッチ３４，３５
と、テーブルメモリ３６と、主力側の１つのラッチ３７
とで構成されている。このテーブルメモリ３６は、ディ
レイメモリ３２の出力と前段の処理プロセッサからのデ
ータを入力アドレスとして、２つのデータのうちいずれ
かを出力するようにデータの書き込みを行っておくこと
により、高速に出力選択を行うことができる。
図４に示すように、入力側の２つのラッチ３４，３５
と、テーブルメモリ３６と、主力側の１つのラッチ３７
とで構成されている。このテーブルメモリ３６は、ディ
レイメモリ３２の出力と前段の処理プロセッサからのデ
ータを入力アドレスとして、２つのデータのうちいずれ
かを出力するようにデータの書き込みを行っておくこと
により、高速に出力選択を行うことができる。
【００１７】次に本実施例の作動を説明する。図５乃至
図８は本実施例の作動を示すものである。この例は図５
に示すように、三角柱の画像を入力画像として距離画像
を出力する場合である。ここで距離画像とは、各画素に
対応した対象物体までの距離が格納された画像であり図
５（１）に示した三角柱ＡＢＣＤＥＦ４１を正面から見
たときに図６のように三角柱を構成する１つの面に対応
した長方形の領域にこの面までの距離値が入った画像と
なる。
図８は本実施例の作動を示すものである。この例は図５
に示すように、三角柱の画像を入力画像として距離画像
を出力する場合である。ここで距離画像とは、各画素に
対応した対象物体までの距離が格納された画像であり図
５（１）に示した三角柱ＡＢＣＤＥＦ４１を正面から見
たときに図６のように三角柱を構成する１つの面に対応
した長方形の領域にこの面までの距離値が入った画像と
なる。
【００１８】このような距離画像を生成する手段として
両眼立体視により行う手法がある。両眼立体視による距
離測定の原理は、三角測量と同じであり、図５（２）に
示すように左右２台のカメラ４２，４３で三角柱４１を
撮影した画像データから画像の対応点として三角柱の稜
線上の点を利用し、この稜線に対する距離情報から各面
の距離情報を生成する。本実施例では、図７に示すよう
に三角柱を構成する面毎に１つの処理プロセッサ２１-1
〜２１-6を対応させ、処理を実行させるものとする。す
ると６つの処理プロセッサ２１-1〜２１-6で６つの面の
距離を並行して算出することができる。
両眼立体視により行う手法がある。両眼立体視による距
離測定の原理は、三角測量と同じであり、図５（２）に
示すように左右２台のカメラ４２，４３で三角柱４１を
撮影した画像データから画像の対応点として三角柱の稜
線上の点を利用し、この稜線に対する距離情報から各面
の距離情報を生成する。本実施例では、図７に示すよう
に三角柱を構成する面毎に１つの処理プロセッサ２１-1
〜２１-6を対応させ、処理を実行させるものとする。す
ると６つの処理プロセッサ２１-1〜２１-6で６つの面の
距離を並行して算出することができる。
【００１９】しかし各処理プロセッサの出力値をそのま
ま出力すると、１つの画素に対して複数の距離値が出力
されてしまう。本実施例では、出力画像は、カメラから
見て一番手前にある面を算出結果として出力されるもの
とし、図８に示すように、各テーブルメモリを設定して
各処理プロセッサの算出結果から一番小さい値を出力す
るものとしている。すると各処理プロセッサでは、自処
理プロセッサの画像データの値と前段処理プロセッサと
の値をアドレスとしてそのアドレスに記載された上記２
つの値の内小さい方の値を画像データとして出力する。
ま出力すると、１つの画素に対して複数の距離値が出力
されてしまう。本実施例では、出力画像は、カメラから
見て一番手前にある面を算出結果として出力されるもの
とし、図８に示すように、各テーブルメモリを設定して
各処理プロセッサの算出結果から一番小さい値を出力す
るものとしている。すると各処理プロセッサでは、自処
理プロセッサの画像データの値と前段処理プロセッサと
の値をアドレスとしてそのアドレスに記載された上記２
つの値の内小さい方の値を画像データとして出力する。
【００２０】従って、最終段の処理プロセッサ２１-6か
ら出力された画像データは、各画素に付いて最小、即ち
手前にある距離画像が出力され、最終的に図６に示した
面ＡＢＣＤについての値が出力される。
ら出力された画像データは、各画素に付いて最小、即ち
手前にある距離画像が出力され、最終的に図６に示した
面ＡＢＣＤについての値が出力される。
【００２１】尚、上記の実施例においては、画像データ
処理として距離画像を算出する場合に付いて説明した
が、これは他の処理であってもよい。この場合には適宜
テーブルメモリの格納内容を変えるようにする。
処理として距離画像を算出する場合に付いて説明した
が、これは他の処理であってもよい。この場合には適宜
テーブルメモリの格納内容を変えるようにする。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
各処理プロセッサの出力インタフェースをカスケード接
続することとしたから、前段の出力データは次段の処理
プロセッサに入力される。そして各処理プロセッサの出
力インタフェースにおいて出力選択手段では前段の処理
プロセッサの出力画像データと自出力データを画素単位
で選択するため、同一の画素に対してしては、常に１つ
のデータが出力され、バス上でデータが衝突してしまう
ということはなくなり、画像データ処理等を高速で汎用
性のあるものとすることができるという効果を奏する。
各処理プロセッサの出力インタフェースをカスケード接
続することとしたから、前段の出力データは次段の処理
プロセッサに入力される。そして各処理プロセッサの出
力インタフェースにおいて出力選択手段では前段の処理
プロセッサの出力画像データと自出力データを画素単位
で選択するため、同一の画素に対してしては、常に１つ
のデータが出力され、バス上でデータが衝突してしまう
ということはなくなり、画像データ処理等を高速で汎用
性のあるものとすることができるという効果を奏する。
【図１】本発明の原理を示す図である。
【図２】本発明に係る画像データ処理装置の実施例を示
すブロック図である。
すブロック図である。
【図３】図２に示した画像データ処理装置の出力選択部
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】図３に示した出力選択部の出力選択回路を示す
ブロック図である。
ブロック図である。
【図５】実施例の作動の例を示す図である。
【図６】実施例の作動の例をを示す図である。
【図７】実施例の処理の状態を示す図である。
【図８】実施例のテーブルメモリの内容を示す図であ
る。
る。
【図９】従来の画像データ処理装置を示すブロック図で
ある。
ある。
【図１０】図９に示した画像データ処理装置の出力部を
示すブロック図である。
示すブロック図である。
１ データ処理装置 ２ 入力画像メモリ ３ 出力画像メモリ ４ 入力インタフェース ５ 出力インタフェース ６-1〜６-n 処理プロセッサ ７ 出力選択手段
Claims (2)
- 【請求項１】データ処理装置（１）と入力画像メモリ
（２）と、出力画像メモリ（３）と画像データの入力及
び出力インタフェース（４、５）とを備えた複数の処理
プロセッサ（６-1，６-2，…，６-n）により構成された
画像データ処理装置において、各入力画像メモリ（２）
には処理すべき全ての領域を格納すると共に、各処理プ
ロセッサ（６-1，６-2，…，６-n）の出力インタフェー
ス（５）をカスケード接続する一方、各処理プロセッサ
（６-1，６-2，…，６-n）の出力インタフェース（５）
には前段の処理プロセッサの出力画像データと自出力デ
ータを画素単位で選択する出力選択手段（７）を設けた
ことを特徴とする画像データ処理装置。 - 【請求項２】上記出力選択手段はテーブルメモリである
ことを特徴とする請求項１記載の画像データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7375391A JP2838815B2 (ja) | 1991-03-14 | 1991-03-14 | 画像データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7375391A JP2838815B2 (ja) | 1991-03-14 | 1991-03-14 | 画像データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04284578A JPH04284578A (ja) | 1992-10-09 |
| JP2838815B2 true JP2838815B2 (ja) | 1998-12-16 |
Family
ID=13527329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7375391A Expired - Lifetime JP2838815B2 (ja) | 1991-03-14 | 1991-03-14 | 画像データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2838815B2 (ja) |
-
1991
- 1991-03-14 JP JP7375391A patent/JP2838815B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04284578A (ja) | 1992-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980908 |