JPH05216661A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH05216661A JPH05216661A JP3312368A JP31236891A JPH05216661A JP H05216661 A JPH05216661 A JP H05216661A JP 3312368 A JP3312368 A JP 3312368A JP 31236891 A JP31236891 A JP 31236891A JP H05216661 A JPH05216661 A JP H05216661A
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- JP
- Japan
- Prior art keywords
- stack
- register
- contents
- stack pointer
- address
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Abstract
(57)【要約】
【目的】本発明は、ＣＰＵに備えられるスタック管理回
路に関し、スループット時間を短縮することを目的とす
る。 【構成】アウトプットイネーブル入力端子＊ＯＥに命令
実行サイクルパルス＊ＣＰが供給される毎に、コンパレ
ータ３１は（スタックポインタ１の内容ＳＰ）＞（上限
レジスタ２１の内容ＡＨ）であるか否かを判定し、コン
パレータ３２は（スタックポインタ１の内容ＳＰ）＜
（下限レジスタ２２の内容ＡＬ）であるか否かを判定
し、これらの判定結果に基づいて内部割込みを掛ける。
路に関し、スループット時間を短縮することを目的とす
る。 【構成】アウトプットイネーブル入力端子＊ＯＥに命令
実行サイクルパルス＊ＣＰが供給される毎に、コンパレ
ータ３１は（スタックポインタ１の内容ＳＰ）＞（上限
レジスタ２１の内容ＡＨ）であるか否かを判定し、コン
パレータ３２は（スタックポインタ１の内容ＳＰ）＜
（下限レジスタ２２の内容ＡＬ）であるか否かを判定
し、これらの判定結果に基づいて内部割込みを掛ける。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に関する。
に関する。
【０００２】
【従来の技術】マイクロコンピュータでは、ＣＰＵ内に
スタックポインタを備え、ＲＡＭの一部をスタック領域
として使用する。特に高級言語では、計算処理、関数や
サブルーチンの呼出しの際の戻り先アドレス退避、パラ
メータの受渡し、レジスタの内容の退避等にスタックを
利用している。
スタックポインタを備え、ＲＡＭの一部をスタック領域
として使用する。特に高級言語では、計算処理、関数や
サブルーチンの呼出しの際の戻り先アドレス退避、パラ
メータの受渡し、レジスタの内容の退避等にスタックを
利用している。
【０００３】図４に示すようなスタックエリアの範囲を
越えてプッシュダウンすると、プログラムエリア又はデ
ータエリアが壊されて、マイクロコンピュータが暴走す
る原因となる。例えば、プログラムミスでスタックポイ
ンタに大きな定数を加算し又はスタックポインタから大
きな定数を減算した後に、プッシュダウンすると、プロ
グラムエリアが壊されて、マイクロコンピュータが暴走
することがある。
越えてプッシュダウンすると、プログラムエリア又はデ
ータエリアが壊されて、マイクロコンピュータが暴走す
る原因となる。例えば、プログラムミスでスタックポイ
ンタに大きな定数を加算し又はスタックポインタから大
きな定数を減算した後に、プッシュダウンすると、プロ
グラムエリアが壊されて、マイクロコンピュータが暴走
することがある。
【０００４】そこで、従来では、高級言語で関数やサブ
ルーチンを呼び出すと、機械語レベルにおいて、スタッ
クポインタの内容がスタックエリア内のアドレスを指し
ているかどうかをチェックしていた。
ルーチンを呼び出すと、機械語レベルにおいて、スタッ
クポインタの内容がスタックエリア内のアドレスを指し
ているかどうかをチェックしていた。
【０００５】
【発明が解決しようとする課題】このため、スタックポ
インタの内容の範囲チェックが必要以上に頻繁に行わ
れ、オーバーヘッドが大きくなってスループット時間が
長くなり、リアルタイム処理を行うことができなくなる
場合があった。
インタの内容の範囲チェックが必要以上に頻繁に行わ
れ、オーバーヘッドが大きくなってスループット時間が
長くなり、リアルタイム処理を行うことができなくなる
場合があった。
【０００６】本発明の目的は、このような問題点に鑑
み、スループット時間を短縮することができるマイクロ
コンピュータを提供することにある。
み、スループット時間を短縮することができるマイクロ
コンピュータを提供することにある。
【０００７】
【課題を解決するための手段及びその作用】図１は、本
発明に係るマイクロコンピュータの原理構成を示す。
発明に係るマイクロコンピュータの原理構成を示す。
【０００８】このマイクロコンピュータは、スタックポ
インタ１と、スタックエリアＡＬ〜ＡＨが設定されるス
タックエリアレジスタと、イネーブル信号に応答してス
タックポインタ１の内容がスタックエリアＡＬ〜ＡＨ内
であるか否かを判定し、否定判定された場合には内部割
り込み要求信号を出力する比較手段３とを有している。
インタ１と、スタックエリアＡＬ〜ＡＨが設定されるス
タックエリアレジスタと、イネーブル信号に応答してス
タックポインタ１の内容がスタックエリアＡＬ〜ＡＨ内
であるか否かを判定し、否定判定された場合には内部割
り込み要求信号を出力する比較手段３とを有している。
【０００９】このイネーブル信号は、例えば、命令デコ
ーダに同期信号として供給される命令実行サイクルパル
ス、又は、命令デコーダがサブルーチンコール命令等の
分岐命令をデコードしたときに生成されるパルス等であ
る。
ーダに同期信号として供給される命令実行サイクルパル
ス、又は、命令デコーダがサブルーチンコール命令等の
分岐命令をデコードしたときに生成されるパルス等であ
る。
【００１０】本発明によれば、プログラムとは無関係に
スタックポインタ１の内容が設定範囲内であるか否かが
自動的にチェックされるので、オーバーヘッドが低減
し、スループット時間を短縮することができる。
スタックポインタ１の内容が設定範囲内であるか否かが
自動的にチェックされるので、オーバーヘッドが低減
し、スループット時間を短縮することができる。
【００１１】本発明の第１態様では、スタックエリアレ
ジスタ２は、例えば図２に示す如く、スタックエリアＡ
Ｌ〜ＡＨの上限アドレスＡＨが設定される上限レジスタ
２１と、スタックエリアＡＬ〜ＡＨの下限アドレスＡＬ
が設定される下限レジスタ２２とからなり、比較手段
３、例えばコンパレータ３１、３２及びナンドーゲート
３３は、スタックポインタ１の内容が上限レジスタ２１
の内容よりも大きいとき、又は、スタックポインタ１の
内容が下限レジスタ２２の内容よりも小さいときに、内
部割り込み要求信号を出力する。
ジスタ２は、例えば図２に示す如く、スタックエリアＡ
Ｌ〜ＡＨの上限アドレスＡＨが設定される上限レジスタ
２１と、スタックエリアＡＬ〜ＡＨの下限アドレスＡＬ
が設定される下限レジスタ２２とからなり、比較手段
３、例えばコンパレータ３１、３２及びナンドーゲート
３３は、スタックポインタ１の内容が上限レジスタ２１
の内容よりも大きいとき、又は、スタックポインタ１の
内容が下限レジスタ２２の内容よりも小さいときに、内
部割り込み要求信号を出力する。
【００１２】この構成の場合、スタックエリアの上限ア
ドレスＡＨと下限アドレスＡＬを任意に設定することが
できる。
ドレスＡＨと下限アドレスＡＬを任意に設定することが
できる。
【００１３】本発明の第２態様では、例えば図３に示す
如く、スタックエリアレジスタとしての上位アドレス２
３には上位アドレスＡｈが設定され、比較手段は、スタ
ックポインタ１の内容の上位ＳＰｈが上位アドレスＡｈ
に一致しないときに内部割り込み要求信号を出力するコ
ンパレータ３４で構成されている。
如く、スタックエリアレジスタとしての上位アドレス２
３には上位アドレスＡｈが設定され、比較手段は、スタ
ックポインタ１の内容の上位ＳＰｈが上位アドレスＡｈ
に一致しないときに内部割り込み要求信号を出力するコ
ンパレータ３４で構成されている。
【００１４】この場合、構成が極めて簡単になる。
【００１５】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００１６】［第１実施例］図２は、第１実施例のマイ
クロコンピュータの要部回路を示す。
クロコンピュータの要部回路を示す。
【００１７】このマイクロコンピュータは、例えばワン
チップである。コンパレータ３１は、その一方のデータ
入力端にスタックポインタ１の内容ＳＰが供給され、他
方のデータ入力端に上限レジスタ２１の内容ＡＨが供給
され、アウトプットイネーブル入力端子＊ＯＥに命令実
行サイクルパルス＊ＣＰが供給される。＊は、負論理を
表す。命令実行サイクルパルス＊ＣＰは、命令デコーダ
４に対する同期信号であり、周期的に生成される。コン
パレータ３１は、命令実行サイクルパルス＊ＣＰが低レ
ベルになる毎に、ＳＰ＞ＡＨであれば低レベルを出力
し、ＳＰ≦ＡＨであれば高レベルを出力する。
チップである。コンパレータ３１は、その一方のデータ
入力端にスタックポインタ１の内容ＳＰが供給され、他
方のデータ入力端に上限レジスタ２１の内容ＡＨが供給
され、アウトプットイネーブル入力端子＊ＯＥに命令実
行サイクルパルス＊ＣＰが供給される。＊は、負論理を
表す。命令実行サイクルパルス＊ＣＰは、命令デコーダ
４に対する同期信号であり、周期的に生成される。コン
パレータ３１は、命令実行サイクルパルス＊ＣＰが低レ
ベルになる毎に、ＳＰ＞ＡＨであれば低レベルを出力
し、ＳＰ≦ＡＨであれば高レベルを出力する。
【００１８】同様に、コンパレータ３２は、その一方の
データ入力端にスタックポインタ１の内容ＳＰが供給さ
れ、他方のデータ入力端に下限レジスタ２２の内容ＡＬ
が供給され、アウトプットイネーブル入力端子＊ＯＥに
命令実行サイクルパルス＊ＣＰが供給される。コンパレ
ータ３２は、命令実行サイクルパルス＊ＣＰが低レベル
になると、ＳＰ＜ＡＬであれば低レベルを出力し、ＳＰ
≧ＡＬであれば高レベルを出力する。
データ入力端にスタックポインタ１の内容ＳＰが供給さ
れ、他方のデータ入力端に下限レジスタ２２の内容ＡＬ
が供給され、アウトプットイネーブル入力端子＊ＯＥに
命令実行サイクルパルス＊ＣＰが供給される。コンパレ
ータ３２は、命令実行サイクルパルス＊ＣＰが低レベル
になると、ＳＰ＜ＡＬであれば低レベルを出力し、ＳＰ
≧ＡＬであれば高レベルを出力する。
【００１９】上限レジスタ２１及び下限レジスタ２２に
は、プログラムでそれぞれＡＨ及びＡＬが設定される。
は、プログラムでそれぞれＡＨ及びＡＬが設定される。
【００２０】コンパレータ３１及び４２の出力は、ナン
ドゲート３３を介して内部割り込み要求端に供給され
る。ナンドゲート３３の出力は、ＡＬ≦ＳＰ≦ＡＨのと
き低レベルとなり、ＳＰ＜ＡＬ又はＳＰ＞ＡＨのとき高
レベルとなる。ナンドゲート３３の出力の立ち上がりで
内部割り込み要求が行われ、この要求が受け付けられて
非常割込み処理が行われ、例えば、このマイクロコンピ
ュータを用いたロボット等の装置の電源がオフにされ
る。これにより、プログラムの暴走による被害が防止さ
れる。
ドゲート３３を介して内部割り込み要求端に供給され
る。ナンドゲート３３の出力は、ＡＬ≦ＳＰ≦ＡＨのと
き低レベルとなり、ＳＰ＜ＡＬ又はＳＰ＞ＡＨのとき高
レベルとなる。ナンドゲート３３の出力の立ち上がりで
内部割り込み要求が行われ、この要求が受け付けられて
非常割込み処理が行われ、例えば、このマイクロコンピ
ュータを用いたロボット等の装置の電源がオフにされ
る。これにより、プログラムの暴走による被害が防止さ
れる。
【００２１】本第１実施例によれば、命令の実行と並行
して、プログラムとは無関係にスタックポインタ１の内
容ＳＰが設定範囲内であるか否かが自動的にチェックさ
れるので、オーバーヘッドが低減し、マイクロコンピュ
ータのスループット時間を短縮することができる。ま
た、スタックエリアの上限アドレスＡＨと下限アドレス
ＡＬを任意に設定することができる。
して、プログラムとは無関係にスタックポインタ１の内
容ＳＰが設定範囲内であるか否かが自動的にチェックさ
れるので、オーバーヘッドが低減し、マイクロコンピュ
ータのスループット時間を短縮することができる。ま
た、スタックエリアの上限アドレスＡＨと下限アドレス
ＡＬを任意に設定することができる。
【００２２】［第２実施例］図２は、第２実施例のマイ
クロコンピュータの要部回路を示す。
クロコンピュータの要部回路を示す。
【００２３】コンパレータ３４は、その一方のデータ入
力端にスタックポインタ１の内容ＳＰの上位ＳＰｈが供
給され、他方のデータ入力端に上位レジスタ２３の内容
Ａｈが供給され、アウトプットイネーブル入力端子＊Ｏ
Ｅに分岐命令検出パルス＊ＪＰが供給される。上位レジ
スタ２３の内容Ａｈは、プログラムで設定される。
力端にスタックポインタ１の内容ＳＰの上位ＳＰｈが供
給され、他方のデータ入力端に上位レジスタ２３の内容
Ａｈが供給され、アウトプットイネーブル入力端子＊Ｏ
Ｅに分岐命令検出パルス＊ＪＰが供給される。上位レジ
スタ２３の内容Ａｈは、プログラムで設定される。
【００２４】例えば、アドレスが３２ビット、ＳＰｈ及
びＡｈが共に２０ビットの場合、スタックエリアのアド
レス範囲は、１６進数で表すと、Ａｈ×１０3 〜（Ａｈ
＋１）×１０3 −１となる。
びＡｈが共に２０ビットの場合、スタックエリアのアド
レス範囲は、１６進数で表すと、Ａｈ×１０3 〜（Ａｈ
＋１）×１０3 −１となる。
【００２５】分岐命令判別回路５は、命令デコーダ４が
デコードした命令がサブルーチンコール命令等の分岐命
令であると判定すると、分岐命令検出パルス＊ＪＰを生
成する。コンパレータ３４は、分岐命令検出パルス＊Ｊ
Ｐが低レベルになる毎に、ＳＰｈ＝Ａｈであれば低レベ
ルを出力し、ＳＰｈ≠Ａｈであれば高レベルを出力す
る。コンパレータ３４の出力の立ち上がりで上記第１実
施例と同様に内部割り込みが掛かる。
デコードした命令がサブルーチンコール命令等の分岐命
令であると判定すると、分岐命令検出パルス＊ＪＰを生
成する。コンパレータ３４は、分岐命令検出パルス＊Ｊ
Ｐが低レベルになる毎に、ＳＰｈ＝Ａｈであれば低レベ
ルを出力し、ＳＰｈ≠Ａｈであれば高レベルを出力す
る。コンパレータ３４の出力の立ち上がりで上記第１実
施例と同様に内部割り込みが掛かる。
【００２６】本第２実施例によれば、分岐命令が実行さ
れる毎に、プログラムとは無関係にスタックポインタ１
の内容ＳＰが設定範囲内であるか否かが自動的にチェッ
クされるので、オーバーヘッドが低減し、マイクロコン
ピュータのスループット時間を短縮することができる。
また、本第２実施例は構成が極めて簡単である。
れる毎に、プログラムとは無関係にスタックポインタ１
の内容ＳＰが設定範囲内であるか否かが自動的にチェッ
クされるので、オーバーヘッドが低減し、マイクロコン
ピュータのスループット時間を短縮することができる。
また、本第２実施例は構成が極めて簡単である。
【００２７】
【発明の効果】以上説明した如く、本発明に係るマイク
ロコンピュータによれば、プログラムとは無関係にスタ
ックポインタの内容が設定範囲内であるか否かが自動的
にチェックされるので、オーバーヘッドが低減し、簡単
な構成でスループット時間を短縮することができるとい
う優れた効果を奏する。
ロコンピュータによれば、プログラムとは無関係にスタ
ックポインタの内容が設定範囲内であるか否かが自動的
にチェックされるので、オーバーヘッドが低減し、簡単
な構成でスループット時間を短縮することができるとい
う優れた効果を奏する。
【００２８】本発明の上記第１態様によれば、スタック
エリアの上限アドレスと下限アドレスを任意に設定する
ことができるという効果を奏する。
エリアの上限アドレスと下限アドレスを任意に設定する
ことができるという効果を奏する。
【００２９】本発明の上記第２態様によれば、構成が極
めて簡単になるという効果を奏する。
めて簡単になるという効果を奏する。
【図１】本発明に係るマイクロコンピュータの原理構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明の第１実施例のマイクロコンピュータの
要部回路図である。
要部回路図である。
【図３】本発明の第２実施例のマイクロコンピュータの
要部回路図である。
要部回路図である。
【図４】メモリマップである。
１ スタックポインタ ２１ 上限レジスタ ２２ 下限レジスタ ２３ 上位レジスタ ３１、３２、３４ コンパレータ ３３ ナンドゲート ４ 命令デコーダ ５ 分岐命令判別回路
Claims (3)
- 【請求項１】 スタックポインタ（１）と、 スタックエリア（ＡＬ〜ＡＨ）が設定されるスタックエ
リアレジスタ（２）と、 イネーブル信号に応答して、該スタックポインタの内容
が該スタックエリア内であるか否かを判定し、否定判定
された場合には内部割り込み要求信号を出力する比較手
段（３）と、 を有することを特徴とするマイクロコンピュータ。 - 【請求項２】 前記スタックエリアレジスタ（２）は、
前記スタックエリアの上限アドレス（ＡＨ）が設定され
る上限レジスタ（２１）と、該スタックエリアの下限ア
ドレス（ＡＬ）が設定される下限レジスタ（２２）とか
らなり、 前記比較手段（３）は、前記スタックポインタ（１）の
内容が該上限レジスタの内容よりも大きいとき、又は、
前記スタックポインタの内容が該下限レジスタの内容よ
りも小さいときに、内部割り込み要求信号を出力するこ
とを特徴とする請求項１記載のマイクロコンピュータ。 - 【請求項３】 前記スタックエリアレジスタ（２３）に
は上位アドレス（Ａｈ）が設定され、 前記比較手段は、前記スタックポインタ（１）の内容の
上位（ＳＰｈ）が該上位アドレスに一致しないときに内
部割り込み要求信号を出力するコンパレータ（３４）で
あることを特徴とする請求項１記載のマイクロコンピュ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312368A JPH05216661A (ja) | 1991-11-27 | 1991-11-27 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312368A JPH05216661A (ja) | 1991-11-27 | 1991-11-27 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216661A true JPH05216661A (ja) | 1993-08-27 |
Family
ID=18028420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3312368A Withdrawn JPH05216661A (ja) | 1991-11-27 | 1991-11-27 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216661A (ja) |
-
1991
- 1991-11-27 JP JP3312368A patent/JPH05216661A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |