JPS6288199A - デイジタル回路 - Google Patents
デイジタル回路Info
- Publication number
- JPS6288199A JPS6288199A JP60229064A JP22906485A JPS6288199A JP S6288199 A JPS6288199 A JP S6288199A JP 60229064 A JP60229064 A JP 60229064A JP 22906485 A JP22906485 A JP 22906485A JP S6288199 A JPS6288199 A JP S6288199A
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- JP
- Japan
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- refresh
- output
- circuit
- becomes
- address
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、リフレッシュアドレスが７ビットのＣＰＵ
を使用した電子計算機でも、リフレッシュサイクルが２
５６回のＲＡＭの使用を可能としたディジタル回路に関
するものである。
を使用した電子計算機でも、リフレッシュサイクルが２
５６回のＲＡＭの使用を可能としたディジタル回路に関
するものである。
従来、電子計算機にはＣＰＵＫＺ−８０相当品が使用さ
れている。
れている。
ところが、Ｚ−ＳＯ相当品のＣ’ＰＵより出力されるリ
フレッシュアドレスは・、７ビットであり、リフレッシ
ュサイクルが第３図に示すように１２５回のために、使
用できるＲＡＭは、リフレッシュサイクルが１２５回の
ものと限定されていた。
フレッシュアドレスは・、７ビットであり、リフレッシ
ュサイクルが第３図に示すように１２５回のために、使
用できるＲＡＭは、リフレッシュサイクルが１２５回の
ものと限定されていた。
一方、技術の発達により、非常に高密度のＲＡＭが開発
され、それを使用した場合、省スペース、コストの低廉
化に大きなメリットを発揮するようになってきた。しか
し、そのＲＡＭはリフレッシュサイクルを２５６回必要
とするため、ＣＰＵにリフレッシュアドレスが７ビット
のｚ−８０相当品を使用した電子計算機では使用できな
いという問題点があった。
され、それを使用した場合、省スペース、コストの低廉
化に大きなメリットを発揮するようになってきた。しか
し、そのＲＡＭはリフレッシュサイクルを２５６回必要
とするため、ＣＰＵにリフレッシュアドレスが７ビット
のｚ−８０相当品を使用した電子計算機では使用できな
いという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、Ｚ−ＳＯ相当品のＣＰＵを使用した電子計算
機にもリフレッシュサイクルが２５６回のＲＡＭの使用
を可能とするディジタル回路を得ることを目的とする。
たもので、Ｚ−ＳＯ相当品のＣＰＵを使用した電子計算
機にもリフレッシュサイクルが２５６回のＲＡＭの使用
を可能とするディジタル回路を得ることを目的とする。
この発明に係るディジタル回路は、Ｚ−ＳＯ相当品のＣ
ＰＵより出力される７ビットのりフレックエアドレスか
ら１ビットのアドレスを生成する回路を備え合計８ビッ
トのリフレッシュアドレスを作り出したものである。
ＰＵより出力される７ビットのりフレックエアドレスか
ら１ビットのアドレスを生成する回路を備え合計８ビッ
トのリフレッシュアドレスを作り出したものである。
この発明におけるディジタル回路は、アドレス生成回路
によりリフレッシエアドレスが１ビット生成されること
により、リフレッシュアドレスが７ビットのＣＰＵを使
用した電子計算機でも、リフレッシュサイクルが２５６
回のＲＡＭの使用を可能とする。
によりリフレッシエアドレスが１ビット生成されること
により、リフレッシュアドレスが７ビットのＣＰＵを使
用した電子計算機でも、リフレッシュサイクルが２５６
回のＲＡＭの使用を可能とする。
以下、この本発明の一実施例を図について説明する。第
１図において、（１）はＮＡＮＤ回路で、フレックエア
ドレスＡＯ〜Ａ６のすべてがＩＨＩのときのみｌＬＩを
出力する。（２）はゲート回路で、リフレッシュの動作
時のみＮＡＮＤ回路（１）から出力された信号を有効に
する。（３）は入力信号の立下りでトグル動作をするツ
リツブフロップで、このフリップフロップ（３） と
上記ＮＡＮＤ回路（１）およびゲート回路（２）でアド
レス生成回路（７）を構成する。（４）はインバータ、
（５）はＺ−８０相当品のＣＰＵ（図示せず）から出力
される通常のＡ７と新たに生成ざレタリフレッシュアド
レスＡ７をリフレッシュ動作時と、その他の場合で選別
する選別回路で、２つのＡＮＤゲートで構成されている
。（６）は両方の信号を有効にするＯＲ回路である。
１図において、（１）はＮＡＮＤ回路で、フレックエア
ドレスＡＯ〜Ａ６のすべてがＩＨＩのときのみｌＬＩを
出力する。（２）はゲート回路で、リフレッシュの動作
時のみＮＡＮＤ回路（１）から出力された信号を有効に
する。（３）は入力信号の立下りでトグル動作をするツ
リツブフロップで、このフリップフロップ（３） と
上記ＮＡＮＤ回路（１）およびゲート回路（２）でアド
レス生成回路（７）を構成する。（４）はインバータ、
（５）はＺ−８０相当品のＣＰＵ（図示せず）から出力
される通常のＡ７と新たに生成ざレタリフレッシュアド
レスＡ７をリフレッシュ動作時と、その他の場合で選別
する選別回路で、２つのＡＮＤゲートで構成されている
。（６）は両方の信号を有効にするＯＲ回路である。
つぎに、動作について説明する。まず、電源のＯＮ時、
Ｒ１８Ｔ信号により、プリップフロップ（３）の出力は
ＩＬＩとなる。リフレッシュ動作時以外はＯＲ回路（６
）の出力はＺ−ＳＯ相当品より出力されたりフレックエ
アドレスＡ７の信号となるので、電子計算機の動作には
問題はない。
Ｒ１８Ｔ信号により、プリップフロップ（３）の出力は
ＩＬＩとなる。リフレッシュ動作時以外はＯＲ回路（６
）の出力はＺ−ＳＯ相当品より出力されたりフレックエ
アドレスＡ７の信号となるので、電子計算機の動作には
問題はない。
ＲＦＳＨ信号がＩＬＩとなるリフレッシュ動作時は、フ
リップフロップ（３）のＩＬＩ出力によってＯＲ回路（
６）の出力はｌＬＩとなる。その後、８２図に示すよう
に、Ｚ−８０相当品よりリフレッシュアドレスが増加さ
れていく。
リップフロップ（３）のＩＬＩ出力によってＯＲ回路（
６）の出力はｌＬＩとなる。その後、８２図に示すよう
に、Ｚ−８０相当品よりリフレッシュアドレスが増加さ
れていく。
そして、リフレッシュサイクル値が１２７、すなわち、
リフレッシエアドレスＡＯＮＡ６がすべてＩＨｌとなっ
た時、ＮＡＮＤ回路（１）がＩＬＩになる＠この時、Ｒ
ＦＳＨ信号もＩ’ｌ、Ｉであるため、ゲート回路（２）
の出力はＩＬＩとなり、７リツプフロツプ（３）の出力
はトグル動作をしてＩＨＩとなる。この出力は選別回路
（５）を通過し、ＯＲ回路（６）よりＩＩＨＩのリフレ
ッシュアドレスＡ７で出力される。その後向じよ５に、
リフレッシュアドレス値が増加し、リフレッシュアドレ
スＡＯ〜Ａ６がすべてＩＨＩとなった時、フリップフロ
ップ（３）の出力はトグル動作をして、その出力はｌＬ
Ｉとなり、リフレッシュアドレスＡ７もＩＬＩとなる。
リフレッシエアドレスＡＯＮＡ６がすべてＩＨｌとなっ
た時、ＮＡＮＤ回路（１）がＩＬＩになる＠この時、Ｒ
ＦＳＨ信号もＩ’ｌ、Ｉであるため、ゲート回路（２）
の出力はＩＬＩとなり、７リツプフロツプ（３）の出力
はトグル動作をしてＩＨＩとなる。この出力は選別回路
（５）を通過し、ＯＲ回路（６）よりＩＩＨＩのリフレ
ッシュアドレスＡ７で出力される。その後向じよ５に、
リフレッシュアドレス値が増加し、リフレッシュアドレ
スＡＯ〜Ａ６がすべてＩＨＩとなった時、フリップフロ
ップ（３）の出力はトグル動作をして、その出力はｌＬ
Ｉとなり、リフレッシュアドレスＡ７もＩＬＩとなる。
よって、上記の動作を連続して考えれば、リフレッシュ
サイクルが常に０〜２５５まで変化することになる。こ
れは、第２図のｚ−８０相当品のＣＰＵより出力される
リフレッシュサイクルと比較すると２倍のサイクルをも
つ。
サイクルが常に０〜２５５まで変化することになる。こ
れは、第２図のｚ−８０相当品のＣＰＵより出力される
リフレッシュサイクルと比較すると２倍のサイクルをも
つ。
以上のように、この発明によれば、ｚ−８０相当品のマ
イクロプロセッサより出力される７ビットのリフレッシ
ュアドレスから１ビットのアドレスを生成し、リフレッ
シュサイクルが２５６回となるように構成したので、Ｃ
ＰＵＫＺ−８０相当品を使用する電子計算機においても
リフレッシュサイクル２５６回の高密度ＲＡＭが使用で
き、システムを省スペース、安価に構成できる効果がろ
る０
イクロプロセッサより出力される７ビットのリフレッシ
ュアドレスから１ビットのアドレスを生成し、リフレッ
シュサイクルが２５６回となるように構成したので、Ｃ
ＰＵＫＺ−８０相当品を使用する電子計算機においても
リフレッシュサイクル２５６回の高密度ＲＡＭが使用で
き、システムを省スペース、安価に構成できる効果がろ
る０
第１図はこの発明の一実施例によるディジタル回路を示
す接続図、第２図はこのディジタル回路によるリフレッ
シュサイクルの増加する様子を示す図、第３図はＺ−Ｓ
Ｏ相当品のＣＰＵより出力されるリフレッシュサイクル
の増加する様子を示す図である。 （７）はアドレス生成回路、ＮＡＮＤ回路（１）、ゲー
ト回路（２）、フリップフロップ（３））。 代理人 弁理士 大 岩 増 雄 （ほか２名） Ｒ 鴫〇−ＪＳψトΦ０いぐ０ 一″Ｃ％Ｊ 〜 へ Ｈｕ”ｚｕ’ｔ ２ −−−− 〜〜 へ ○ Ｑ −０−〇−〇 − く −〇〇 −−〇ｏ −− 〜 くｏ〇 −−００−一 区 つ ○ 〇 −−００−− 〜 く 、−い 呼 す。０ −−０ｏ −一 く Ｏｏ〇 −−〇 〇 −− く １、ＯＱ 〇 −−〇 〇 −−く ト００ ００−− −一 く 第３図 Ａ６ Ａ５ Ａ４ Ａ３ Ａ２
Ａｔ Ａｏ １ノフレ７２ソイ７ノ［イ
１１０００００００ 。 ＋ １ １ １ １ １ １ １２７手続補正書（自
発） 昭和 年 月 日 ２、発明の名称 ディジタル回路 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 以上
す接続図、第２図はこのディジタル回路によるリフレッ
シュサイクルの増加する様子を示す図、第３図はＺ−Ｓ
Ｏ相当品のＣＰＵより出力されるリフレッシュサイクル
の増加する様子を示す図である。 （７）はアドレス生成回路、ＮＡＮＤ回路（１）、ゲー
ト回路（２）、フリップフロップ（３））。 代理人 弁理士 大 岩 増 雄 （ほか２名） Ｒ 鴫〇−ＪＳψトΦ０いぐ０ 一″Ｃ％Ｊ 〜 へ Ｈｕ”ｚｕ’ｔ ２ −−−− 〜〜 へ ○ Ｑ −０−〇−〇 − く −〇〇 −−〇ｏ −− 〜 くｏ〇 −−００−一 区 つ ○ 〇 −−００−− 〜 く 、−い 呼 す。０ −−０ｏ −一 く Ｏｏ〇 −−〇 〇 −− く １、ＯＱ 〇 −−〇 〇 −−く ト００ ００−− −一 く 第３図 Ａ６ Ａ５ Ａ４ Ａ３ Ａ２
Ａｔ Ａｏ １ノフレ７２ソイ７ノ［イ
１１０００００００ 。 ＋ １ １ １ １ １ １ １２７手続補正書（自
発） 昭和 年 月 日 ２、発明の名称 ディジタル回路 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 以上
Claims (1)
- ＣＰＵから出力された７ビットの全てのリフレッシュア
ドレスに出力があつたという条件とリフレッシュ時とい
う条件とにより、１ビットのリフレッシュアドレスを生
成するアドレス生成回路を備えたディジタル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229064A JPS6288199A (ja) | 1985-10-15 | 1985-10-15 | デイジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229064A JPS6288199A (ja) | 1985-10-15 | 1985-10-15 | デイジタル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6288199A true JPS6288199A (ja) | 1987-04-22 |
Family
ID=16886169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60229064A Pending JPS6288199A (ja) | 1985-10-15 | 1985-10-15 | デイジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288199A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007255875A (ja) * | 2006-03-27 | 2007-10-04 | Inoue Gangu Enka Kk | スパークラー |
| JP2010049724A (ja) * | 2008-08-19 | 2010-03-04 | Elpida Memory Inc | ビット空間制御制回路 |
-
1985
- 1985-10-15 JP JP60229064A patent/JPS6288199A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007255875A (ja) * | 2006-03-27 | 2007-10-04 | Inoue Gangu Enka Kk | スパークラー |
| JP2010049724A (ja) * | 2008-08-19 | 2010-03-04 | Elpida Memory Inc | ビット空間制御制回路 |
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