JPS6235151B2 - - Google Patents
Info
- Publication number
- JPS6235151B2 JPS6235151B2 JP2259580A JP2259580A JPS6235151B2 JP S6235151 B2 JPS6235151 B2 JP S6235151B2 JP 2259580 A JP2259580 A JP 2259580A JP 2259580 A JP2259580 A JP 2259580A JP S6235151 B2 JPS6235151 B2 JP S6235151B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- output
- conversion
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 2
- 102100031172 C-C chemokine receptor type 1 Human genes 0.000 description 1
- 101710149814 C-C chemokine receptor type 1 Proteins 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明は高速入出力を行うに好適な入出力制御
方式に関する。
方式に関する。
一般に、電子計算機システムに於いては、入出
力装置から入出力されるデータが変換テーブルに
従つて変換され、その変換データに使用されてい
る。また出力装置に出力する前にもデータを変換
し、アウトプツトされることが多い、この様な場
合、従来は入力したデータをソフトウエアにて変
換し、このデータを演算制御装置で使用したり、
また出力する前にもこれをソフトウエアで変換
し、その後で出力するという方式が採られてい
た。また入出力制御装置にデータ変換のためのハ
ードウエア機能を設け、入出力時に主メモリ内の
変換テーブルを用いてデータ変換を行う等の方式
が採られて来た。
力装置から入出力されるデータが変換テーブルに
従つて変換され、その変換データに使用されてい
る。また出力装置に出力する前にもデータを変換
し、アウトプツトされることが多い、この様な場
合、従来は入力したデータをソフトウエアにて変
換し、このデータを演算制御装置で使用したり、
また出力する前にもこれをソフトウエアで変換
し、その後で出力するという方式が採られてい
た。また入出力制御装置にデータ変換のためのハ
ードウエア機能を設け、入出力時に主メモリ内の
変換テーブルを用いてデータ変換を行う等の方式
が採られて来た。
しかしながら、かかる従来技術によれば、前者
は性能上の限界とソフトウエアのオーバーヘツド
の増加を招き、また後者の場合にも主メモリをア
クセスしてデータ変換を行うことから、性能上の
ネツクとなり高速入出力装置の入出力時に使用す
ることが出来ないという問題があつた。
は性能上の限界とソフトウエアのオーバーヘツド
の増加を招き、また後者の場合にも主メモリをア
クセスしてデータ変換を行うことから、性能上の
ネツクとなり高速入出力装置の入出力時に使用す
ることが出来ないという問題があつた。
第１図は一般的な入出力系のシステム図を示す
もので、同図中２は演算制御装置（以下、CPU
と称する）、４は主メモリ（以下、MEMと称す
る）、６は入出力制御装置（以下、IOCと称す
る）、８は入出力装置（以下、Ｉ／Ｏと称する）、
１０はダイレクトメモリアダプタバス（以下、
DMAバスと称する）である。
もので、同図中２は演算制御装置（以下、CPU
と称する）、４は主メモリ（以下、MEMと称す
る）、６は入出力制御装置（以下、IOCと称す
る）、８は入出力装置（以下、Ｉ／Ｏと称する）、
１０はダイレクトメモリアダプタバス（以下、
DMAバスと称する）である。
かかる構成に於いて、CPU２、MEM４、IOC
６がDMAバス１０につながつているが、データ
の入出力を行う場合、例えばIOC６にデータ変換
機能を持たせたとしてもDMAバス１０を介して
MEM４へメモリアクセスが行なわれるため、ど
うしても低速となつてしまう。
６がDMAバス１０につながつているが、データ
の入出力を行う場合、例えばIOC６にデータ変換
機能を持たせたとしてもDMAバス１０を介して
MEM４へメモリアクセスが行なわれるため、ど
うしても低速となつてしまう。
第２図はIOC６に設けられたチヤンネルコント
ロールレジスタ（以下、CCRと称する）及びコ
ントロールブロツク（以下、CBと称する）に格
納されるデータの従来のフオーマツトを例示する
説明図である。すなわち、CCRは入出力の開始
時に於いて指定されるものであり、TR，TX，
TBCと称する３つのフイールドを有する。ここ
で、TRはデータ変換指令、即ちトランスレーシ
ヨンの有無を指定するものであり、TRビツトが
“１”ならばトランスレーシヨン付の入出力動作
指定であり、TRビツトが“０”ならばトランス
レーシヨン無を意味する。また、TXビツトは外
部条件による終了指定であり、TBCビツトはバ
イトカウントによる終了指定である。一方、CB
は、４語で構成されており、第１語目SSAはソー
スオペランドのスタートアドレスを示す。第２語
目DSAはデイステイネーシヨンのスタートアド
レスを示す。第３語目TAはCCRでトランスレー
シヨンが指定された時の変換テーブルの先頭アド
レスを示す。第４語目は入出力リトライ用のコン
トロールブロツクポインタを示す。なお、MEM
４内の変換テーブルへのアクセスはトランスレー
シヨンアドレスTAとデータバイトTBC値の双方
によつて求められ、MEM４の該当する場所から
対応するバイトがフエツチされ、変換後のデータ
となる。リトライ用コントロールブロツクポイン
タRCPは、入出力リトライ時にIOC６で使用さ
れ、このアドレスで指定されるCBをフエツチし
て来る。
ロールレジスタ（以下、CCRと称する）及びコ
ントロールブロツク（以下、CBと称する）に格
納されるデータの従来のフオーマツトを例示する
説明図である。すなわち、CCRは入出力の開始
時に於いて指定されるものであり、TR，TX，
TBCと称する３つのフイールドを有する。ここ
で、TRはデータ変換指令、即ちトランスレーシ
ヨンの有無を指定するものであり、TRビツトが
“１”ならばトランスレーシヨン付の入出力動作
指定であり、TRビツトが“０”ならばトランス
レーシヨン無を意味する。また、TXビツトは外
部条件による終了指定であり、TBCビツトはバ
イトカウントによる終了指定である。一方、CB
は、４語で構成されており、第１語目SSAはソー
スオペランドのスタートアドレスを示す。第２語
目DSAはデイステイネーシヨンのスタートアド
レスを示す。第３語目TAはCCRでトランスレー
シヨンが指定された時の変換テーブルの先頭アド
レスを示す。第４語目は入出力リトライ用のコン
トロールブロツクポインタを示す。なお、MEM
４内の変換テーブルへのアクセスはトランスレー
シヨンアドレスTAとデータバイトTBC値の双方
によつて求められ、MEM４の該当する場所から
対応するバイトがフエツチされ、変換後のデータ
となる。リトライ用コントロールブロツクポイン
タRCPは、入出力リトライ時にIOC６で使用さ
れ、このアドレスで指定されるCBをフエツチし
て来る。
そして、IOC６はかかるCCRやCBの内容に従
つてMEM４の指定アドレスをDMAバス１０を介
して行ない、変換データを読出すように構成され
ているため、データ入出力の高速化が妨げられて
いた。
つてMEM４の指定アドレスをDMAバス１０を介
して行ない、変換データを読出すように構成され
ているため、データ入出力の高速化が妨げられて
いた。
従つて、本発明の目的は上記従来技術の欠点を
なくし、入出力動作時にデータ変換動作を行うこ
とにより高速処理を可能とし、指定コードの変更
によつてシステムのフレキシビリテイを増し、ま
たソフトウエア上のオーバーヘツドを減少し得る
入出力制御装置を提供するにある。
なくし、入出力動作時にデータ変換動作を行うこ
とにより高速処理を可能とし、指定コードの変更
によつてシステムのフレキシビリテイを増し、ま
たソフトウエア上のオーバーヘツドを減少し得る
入出力制御装置を提供するにある。
以下、図面に従つて本発明を更に詳細に説明す
る。
る。
第３図は本発明の一実施例に係る入出力制御装
置のブロツク図で、同図中１００はＩ／ＯとIOC
間のインターフエースを構成するＩ／Ｏバスであ
る。１０１はデータの出力レジスタである。１０
２はデータの入力レジスタである。１０６はスク
ラツチパツドメモリ（以下、SPMメモリと称す
る）である。１０３は前記SPMメモリ１０６に
書き込むべきデータを入れておくデータバツフア
（以下、SPMバツフアと称する）である。１０４
は前記SPMメモリ１０６のアドレス指定に用い
られるアドレスレジスタ（以下、SPMアドレス
レジスタと称する）である。１０５はSPMアド
レス指定用のゲートである。１０７は前記SPM
レジスタ１０６による変換データをＩ／Ｏバス１
００に出力する変換出力レジスタである。１０８
はIOCとCPU，MEM等を連結するDMAバスであ
る。
置のブロツク図で、同図中１００はＩ／ＯとIOC
間のインターフエースを構成するＩ／Ｏバスであ
る。１０１はデータの出力レジスタである。１０
２はデータの入力レジスタである。１０６はスク
ラツチパツドメモリ（以下、SPMメモリと称す
る）である。１０３は前記SPMメモリ１０６に
書き込むべきデータを入れておくデータバツフア
（以下、SPMバツフアと称する）である。１０４
は前記SPMメモリ１０６のアドレス指定に用い
られるアドレスレジスタ（以下、SPMアドレス
レジスタと称する）である。１０５はSPMアド
レス指定用のゲートである。１０７は前記SPM
レジスタ１０６による変換データをＩ／Ｏバス１
００に出力する変換出力レジスタである。１０８
はIOCとCPU，MEM等を連結するDMAバスであ
る。
かかる構成において、出力レジスタ１０１はト
ランスレーシヨン無の出力では、このレジスタ出
力がＩ／Ｏバス１００を介してＩ／Ｏに供給され
る。またＩ／Ｏバス１００からの入力データは入
力レジスタ１０２で受け取られる。一方、SPM
メモリ１０６にはデータの変換テーブルが格納さ
れるもので、IOCの初期化の時に変換テーブル値
を書き込んでおくが、この書き込みはSPMバツ
フア１０３を介して行なわれる。
ランスレーシヨン無の出力では、このレジスタ出
力がＩ／Ｏバス１００を介してＩ／Ｏに供給され
る。またＩ／Ｏバス１００からの入力データは入
力レジスタ１０２で受け取られる。一方、SPM
メモリ１０６にはデータの変換テーブルが格納さ
れるもので、IOCの初期化の時に変換テーブル値
を書き込んでおくが、この書き込みはSPMバツ
フア１０３を介して行なわれる。
さて、データの変換時においては、被変換デー
タが、SPMアドレスレジスタ１０４にセツトさ
れ、このデータに対応した変換データがSPMメ
モリ１０６から読出される。ちなみに、ゲート１
０５は前記SPMメモリ１０６へのアドレス回路
を構成するものである。
タが、SPMアドレスレジスタ１０４にセツトさ
れ、このデータに対応した変換データがSPMメ
モリ１０６から読出される。ちなみに、ゲート１
０５は前記SPMメモリ１０６へのアドレス回路
を構成するものである。
なお、本実施例では一般によく用いられる
EDCDICとASCIIの２つのテーブルをSPMメモリ
１０６内に内蔵するもので、いずれの変換を行う
かの選択に従つて、対応するエリアが選択される
ものである。
EDCDICとASCIIの２つのテーブルをSPMメモリ
１０６内に内蔵するもので、いずれの変換を行う
かの選択に従つて、対応するエリアが選択される
ものである。
すなわち、ゲート１０５から入力されるコード
指定ビツドCCR１をEBCDICとASCIIに対応して
それぞれ“０”，“１”として、これがアドレスの
最上位桁MSBとなる様に設定することにより、
SPMメモリ１０６内の下位のメモリエリアと上
位のメモリエリアのそれぞれからEBCDIC及び
ASCIIの各変換データを得ることが出来るもので
ある。
指定ビツドCCR１をEBCDICとASCIIに対応して
それぞれ“０”，“１”として、これがアドレスの
最上位桁MSBとなる様に設定することにより、
SPMメモリ１０６内の下位のメモリエリアと上
位のメモリエリアのそれぞれからEBCDIC及び
ASCIIの各変換データを得ることが出来るもので
ある。
ちなみに、SPMメモリ１０６は通常イニシヤ
ライズ時に所定のデータが書き込まれ、このメモ
リ中に変換テーブルを記憶するもので、以降は読
み出し専用メモリとして用いられる。
ライズ時に所定のデータが書き込まれ、このメモ
リ中に変換テーブルを記憶するもので、以降は読
み出し専用メモリとして用いられる。
第４図は第３図の入出力制御装置内のチヤネル
コントロールレジスタCCR（図示せず）に格納
されるデータのフオーマツトの一例を示す。この
フオーマツトにおいて、データ変換を指令するト
ランスレーシヨンのフイールドTRはTR0とTR1
の２ビツトで構成される。また、TR1ビツトはゲ
ート１０５の最上位に入力される。そして、
TR0，TR1が“00”の時はトランスレーシヨン
無、TR0，TR1が“01”の時は、変換テーブルと
して主メモリ内のものを使用することをそれぞれ
指定するものであり、またTR0，TR1が“10”の
時はSPMメモリ１０６内のEBCDICのテーブルを
用いてのトランスレーシヨンを指定し、“11”の
時はSPMメモリ１０６内のASCIIのテーブルを用
いてのトランスレーシヨンを指定するものであ
る。入出力制御部内には制御部（図示せず）が設
けられていて、前記CCRの内容に基づき、デー
タ転送の為の制御が行なわれる。
コントロールレジスタCCR（図示せず）に格納
されるデータのフオーマツトの一例を示す。この
フオーマツトにおいて、データ変換を指令するト
ランスレーシヨンのフイールドTRはTR0とTR1
の２ビツトで構成される。また、TR1ビツトはゲ
ート１０５の最上位に入力される。そして、
TR0，TR1が“00”の時はトランスレーシヨン
無、TR0，TR1が“01”の時は、変換テーブルと
して主メモリ内のものを使用することをそれぞれ
指定するものであり、またTR0，TR1が“10”の
時はSPMメモリ１０６内のEBCDICのテーブルを
用いてのトランスレーシヨンを指定し、“11”の
時はSPMメモリ１０６内のASCIIのテーブルを用
いてのトランスレーシヨンを指定するものであ
る。入出力制御部内には制御部（図示せず）が設
けられていて、前記CCRの内容に基づき、デー
タ転送の為の制御が行なわれる。
例えば、TR0，TR1が“00”の時、レジスタ１
０１又は１０２を介してCPU，MEMとＩ／Ｏと
の間のデータ転送を行なうよう制御する。また、
TR0，TR1が“10”又は“11”の時は、レジスタ
１０４、ゲート１０５、SPMメモリ１０６等を
動作させ、データ変換とデータ転送を行なうよう
に制御する。
０１又は１０２を介してCPU，MEMとＩ／Ｏと
の間のデータ転送を行なうよう制御する。また、
TR0，TR1が“10”又は“11”の時は、レジスタ
１０４、ゲート１０５、SPMメモリ１０６等を
動作させ、データ変換とデータ転送を行なうよう
に制御する。
今、SPMメモリ１０６のアドレスが“０”〜
“512”番地まで指定可能な容量で構成される変換
テーブルとすると、“０”〜“255”番地までの間
にEBCDICのテーブルが用意され、また“256”
〜“511”番地までの間にASCIIのテーブルが用
意される。今、CCRがトランスレーシヨン付を
指定している場合、SPMメモリ１０６の
EBCDIC，ASCIIの２種類のデーブルのいずれか
が選択されるが、これはCCRの２ビツト目CCR1
（即ちTR1）の指定によつてアクセスされる。
“512”番地まで指定可能な容量で構成される変換
テーブルとすると、“０”〜“255”番地までの間
にEBCDICのテーブルが用意され、また“256”
〜“511”番地までの間にASCIIのテーブルが用
意される。今、CCRがトランスレーシヨン付を
指定している場合、SPMメモリ１０６の
EBCDIC，ASCIIの２種類のデーブルのいずれか
が選択されるが、これはCCRの２ビツト目CCR1
（即ちTR1）の指定によつてアクセスされる。
そして、データの出力時にはＩ／Ｏに出力され
るデータがDAMバス１０８に与えられ、SPMア
ドレスレジスタ１０４にラツチされる。この内容
がゲート１０５を介してSPMメモリ１０６に供
給され、アドレス指定される。そして、対応する
テーブルコントリーが読み出され、変換出力レジ
スタ１０７、Ｉ／Ｏバス１００を介してＩ／Ｏに
転送される。
るデータがDAMバス１０８に与えられ、SPMア
ドレスレジスタ１０４にラツチされる。この内容
がゲート１０５を介してSPMメモリ１０６に供
給され、アドレス指定される。そして、対応する
テーブルコントリーが読み出され、変換出力レジ
スタ１０７、Ｉ／Ｏバス１００を介してＩ／Ｏに
転送される。
一方、Ｉ／Ｏからデータを読み込む場合は、
Ｉ／Ｏバス１００からのデータがSPMアドレス
レジスタ１０４に与えられ、このレジスタ１０４
の内容とCCRの２ビツト目CCR1によりゲート１
０５を介してSPMメモリ１０６をアクセスす
る。その結果、対応する変換データがDMAバス
１０８に出力されることになる。
Ｉ／Ｏバス１００からのデータがSPMアドレス
レジスタ１０４に与えられ、このレジスタ１０４
の内容とCCRの２ビツト目CCR1によりゲート１
０５を介してSPMメモリ１０６をアクセスす
る。その結果、対応する変換データがDMAバス
１０８に出力されることになる。
以上述べた様に、IOCに設けられたデータテー
ブルを直接アクセスすることにより、使用頻度の
高いデータ変換を高速で行うことが可能となり、
またテーブルの内容を必要に応じて書き換えるこ
とにより、任意のデータ変換を行うことが出来る
等、フレキシビリテイの高いシステムを構成する
ことが出来るものである。
ブルを直接アクセスすることにより、使用頻度の
高いデータ変換を高速で行うことが可能となり、
またテーブルの内容を必要に応じて書き換えるこ
とにより、任意のデータ変換を行うことが出来る
等、フレキシビリテイの高いシステムを構成する
ことが出来るものである。
なお、上記実施例に於いては、データ変換テー
ブルとしてスクラツチパツドメモリを用いた場合
を例示したが、本発明の実施はこれに限定される
ものではなく、変換テーブルの書き換えによるフ
レキシビリテイをやや少なくするか、変換テーブ
ルの容量を増加させれば、リードオンリメモリの
使用も可能である。
ブルとしてスクラツチパツドメモリを用いた場合
を例示したが、本発明の実施はこれに限定される
ものではなく、変換テーブルの書き換えによるフ
レキシビリテイをやや少なくするか、変換テーブ
ルの容量を増加させれば、リードオンリメモリの
使用も可能である。
以上述べた如く、本発明によれば、使用頻度の
高いデータ変換については、直接アクセス可能な
変換テーブルを持たせることにより、データ変換
をデータの入出力時に行うことが可能となり、デ
ータ変換に伴う処理速度低下等の性能劣化が無
く、また使用頻度の高い変換データについてのみ
テーブルを設けるため、経済性にも優れ、また変
換データの書き換えが可能であるため、システム
のフレキシビリテイが高い等の効果を有する入出
力制御方式を得ることが出来るものである。
高いデータ変換については、直接アクセス可能な
変換テーブルを持たせることにより、データ変換
をデータの入出力時に行うことが可能となり、デ
ータ変換に伴う処理速度低下等の性能劣化が無
く、また使用頻度の高い変換データについてのみ
テーブルを設けるため、経済性にも優れ、また変
換データの書き換えが可能であるため、システム
のフレキシビリテイが高い等の効果を有する入出
力制御方式を得ることが出来るものである。
第１図は一般的な入出力系のシステム図、第２
図はチヤンネルコントロールレジスタ及びコント
ロールブロツクに格納される従来のデータフオー
マツトを例示する説明図、第３図は本発明の一実
施例に係る入出力制御装置のブロツク図、第４図
はチヤネルコントロールレジスタに格納される本
発明のデータフオーマツトの一例を示す説明図で
ある。 １００……入出力バス、１０１……出力レジス
タ、１０２……入力レジスタ、１０６……データ
メモリ、１０３……データバツフア、１０４……
アドレスレジスタ。
図はチヤンネルコントロールレジスタ及びコント
ロールブロツクに格納される従来のデータフオー
マツトを例示する説明図、第３図は本発明の一実
施例に係る入出力制御装置のブロツク図、第４図
はチヤネルコントロールレジスタに格納される本
発明のデータフオーマツトの一例を示す説明図で
ある。 １００……入出力バス、１０１……出力レジス
タ、１０２……入力レジスタ、１０６……データ
メモリ、１０３……データバツフア、１０４……
アドレスレジスタ。
Claims (1)
- １ 演算制御装置及び主メモリに接続されるデー
タバスと入出力装置に接続される入出力バス間に
介挿される入出力制御装置において、変換データ
が格納されるメモリと、前記演算制御装置からデ
ータ変換が指令されている場合、前記データバス
又は入出力バスから入力されるデータに基いて前
記メモリをアクセスし、所定の変換データを読出
す手段と、この読出された変換データを前記デー
タバス又は入出力バスへ出力する手段とを具備す
ることを特徴とする入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259580A JPS56118148A (en) | 1980-02-25 | 1980-02-25 | Control system for input and output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259580A JPS56118148A (en) | 1980-02-25 | 1980-02-25 | Control system for input and output |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56118148A JPS56118148A (en) | 1981-09-17 |
| JPS6235151B2 true JPS6235151B2 (ja) | 1987-07-30 |
Family
ID=12087187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259580A Granted JPS56118148A (en) | 1980-02-25 | 1980-02-25 | Control system for input and output |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56118148A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318452A (ja) * | 1986-07-10 | 1988-01-26 | Nec Corp | Ｄｍａコントロ−ラ |
-
1980
- 1980-02-25 JP JP2259580A patent/JPS56118148A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56118148A (en) | 1981-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0248436A2 (en) | Method of and apparatus for processing data | |
| KR860007589A (ko) | 데이터 처리장치 | |
| JPS6155688B2 (ja) | ||
| JPS6235151B2 (ja) | ||
| JPH0319572B2 (ja) | ||
| JPS6266330A (ja) | 命令カウンタのロ−ド装置 | |
| JPS6273347A (ja) | アドレス変換装置 | |
| KR0184454B1 (ko) | 에뮬레이터와 호스트간의 실시간 인터페이싱 방법 | |
| JPS619766A (ja) | デ−タ転送装置 | |
| JPH01255933A (ja) | 掃出し制御方式 | |
| JPH0336643A (ja) | データ処理方法 | |
| JPH0363094B2 (ja) | ||
| JP3217815B2 (ja) | アドレス変換方式 | |
| KR890005286B1 (ko) | 영문 소프트웨어의 한글화를 위한 디코딩회로와 그 처리방법 | |
| JPS6375838A (ja) | アドレス修飾方式 | |
| JP2635310B2 (ja) | アドレス変換装置 | |
| JPS584464A (ja) | メモリ・アドレツシング方式 | |
| JPS60175161A (ja) | メモリアクセス方式 | |
| JPS6010336B2 (ja) | アドレス比較方式 | |
| JPH04112251A (ja) | マイクロコンピュータ | |
| JPS63241647A (ja) | マイクロプロセツサ | |
| JPS61213924A (ja) | 画面表示制御装置 | |
| JPH0550019B2 (ja) | ||
| JPH04338802A (ja) | 高速命令処理方式 | |
| JPH0444971B2 (ja) |