JPS6375838A - アドレス修飾方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ポインタとタグからなるデータを、ポインタにしたがっ
て記憶装置から順次読み出す処理において、処理装置で
データからアドレスを生成する際。

データ中のタグ領域を高速で消去するため、ハードウェ
アによるアドレス修飾器を設けたものである。

〔産業上の利用分野〕

本発明は、リストプロセッサ等の記号処理が可能な情報
処理装置におけるアドレス修飾方式に関するものであり
９特にポインタを含むデータがら高速でポインタ部分を
抽出し、アドレスとして出力するためのアドレス修飾方
式に関する。

〔従来の技術〕

ＬＩＳＰプログラムの処理機能をもつ情報処理装置では
、記憶装置に格納されている多数のＬＩＳＰセルをその
リンク順にしたがって高速でアクセスすることが必要と
される。

第４図はＬＩＳＰセルの記憶構造の例を示したもので、
ＣＡＲ部とＣＤＲ部とからなるＬＩＳＰセルが、それぞ
れ他のＬＩＳＰセルに対してポインタを張ることにより
リスト構造が表されている。

ＬＩＳＰセルのＣＡＲ部とＣＤＲ部とは、それぞれ、た
とえば３２ビツト長のデータとして記憶装置に格納され
る。

第５図は、記憶装置に格納されるＬＩＳＰセル（ＣＡＲ
／ＣＤＲ）のデータ形式の例を示す、この３２ビツト長
のデータはポインタであり、そのうち最下位の２ビツト
″ＴＴ”は付加的なタグである。このタグは、ＬＩＳＰ
セルの対象がアトムか、リストか、空き（ＮＩＬ）かな
どのデータ型を表す。

ここで“ＴＴ″が“００“のとき変数、“０１″のとき
アトム、“１０”のときリスト、と仮定すると、１００
（）ｌ）番地に格納されているアトムを示すポインタは
、　００００１０１　（Ｈ）　　と表される。

また２　００　（Ｈ）番地に格納されているリストは５
０００００２０２　（Ｉ＋）　　と表される。

これらのポインタは、記憶装置内において、タグを含ん
だ形で記憶されており、またそのままの形で読み出され
る。

第６図は、記憶装置内のデータ格納形式を示したもので
、記憶装置のデータ幅が１バイトであるため、ＬＩＳＰ
セルのデータが４バイト境界で格納されている例である
。この場合、各ＬＩＳＰセルのデータに対するアドレス
、すなわち、先頭バイトのアドレスの最下位２ビツト“
ＴＴ”は常に“ＯＯ”でなければならず、ポインタ中の
タグを修正しなければ、アドレスとして使用することが
できない。

このため、記憶装置から読み出したデータ（ＬＴＳＰセ
ル）のポインタに基づいて、記憶装置をアクセスする場
合、そのポインタに付加されているタグを取り除くアド
レス修飾が必要とされた。

〔発明が解決しようとする問題点〕

従来、汎用処理装置により、リスト処理あるいは記号処
理等を行うためにタグ付きデータを取り扱う時には、タ
グを取り除くために、ソフトウェアにより、タグのつい
たデータに対しタグを落とすためのマスクとの論理積あ
るいは、算術演算を施していた。このためソフトウェア
の負担が大きく、特にタグ付きデータとタグ無しデータ
とが混在している場合には、マスクの書き替えを頻繁に
行わなければならず、実行速度が低下するという問題が
あった。

〔問題点を解決するための手段〕

本発明は、処理装置のアドレス生成部に、データ中のタ
グを取り除くための専用ハードウェアによるアドレス修
飾器を設け、ソフトウェアの負担を軽減することにより
、高速化を図るものである。

第１図に１本発明の原理的構成を示す。

図において。

１１は記憶装置であり、タグが付加されたポインタを表
すデータが格納されている。

１２は処理装置であり、リスト処理機能をもち。

アドレス生成部１３をそなえている。

１３はアドレス生成部であり、処理に必要なデータをア
クセスするためのアドレスを生成する。

１４はアドレスレジスタであり、生成されたアドレスを
一時的に保持する。

１５は本発明に基づいて設けられたアドレス修飾器であ
り、記憶装置１１をアクセスするためアドレスレジスタ
１４にアドレスが生成されたとき。

制御にしたがってそのタグ領域を消去するアドレス修飾
を行ってその結果を記憶装置１１へ出力する。

〔作用〕

第１図に示されている本発明の構成によれば。

処理装置１２内のアドレス生成処理ではデータ中のタグ
を意識することなく、データすなわちポインタはそのま
ま次のデータ位置を示すものとして取り扱い、アドレス
レジスタ１４に設定すればよく、タグの除去は、その後
アドレス修飾器１５によりハードウェア論理に基づいて
実行されるため。

ソフトウェアの負担は大幅に軽減される。

〔実施例〕

第２図に１本発明の１実施例の構成を示す。第２図＋ａ
＋はアドレスマスクレジスタを用いたアドレス修飾器の
回路構成の例であり、同図（ｂｌは（ａｌの回路におけ
るアドレスおよびマスクデータの例である。

２１の記憶装置には、ボインクを表すタグ付きのデータ
が格納されており、２２のマイクロプロセッサは、この
データを読み出すと、それを次のデータを読み出すため
のアドレスとして５２３のアドレスレジスタに設定する
。このアドレスレジスタ２３に設定されているアドレス
は、修飾前アドレスとして第２図（ｂ）の■に示されて
いる。図示のように、３２ビツトの長さをもち、最下位
２ビツトがタグである。

２４のアドレスマスクレジスタ２４には、予めマイクロ
プロセッサ２２によって、第２図ｃｂ）の■に示すよう
なマスクデータＦ　Ｆ　Ｆ　Ｆ　Ｆ　Ｆ　Ｆ　Ｃ（Ｈ）
が設定されている。すなわち、最下位の２ピントが“０
０”で、残りの上位ピント部分は“１１・・・・・・１
″であるようなマスクデータである。

２５のＡＮＤ回路は、アドレスレジスタ２３の修飾前ア
ドレス■をアドレスマスクレジスタ２４のマスクデータ
■でマスクするＡ　Ｎ　Ｄ　論理をビット対応で実行し
、結果を、第２図（ｂｌの■に示す修飾後アドレスとし
て、記憶装置２１へ出力する。

このようにして、（＠飾部アドレス■のタグ領域は、そ
の値の如何にかかわらず消去され、修飾後アドレス■に
おいては“００′″となって目的のデータのアクセスが
可能にされる。タグの長さあるいはその位置が異なる場
合には、それに応じたマスクデータを作成し、アドレス
マスクレジスタ２４に設定すればよい。

第３図に２本発明の他の実施例の構成を示す。

同図（ａｌはアドレス修飾機能（アドレス修飾器）を複
数種類（図では２種！！Ｉ）用意しておいて、その中の
１つを選択可能にした場合の回路例であり。

同図（ｂｌは適用すべきアドレス修飾機能を指定するた
め、データごとに修飾機能選択ビットを有するものの例
であり９同図（Ｃ）は修飾機能を果たすアドレス修飾器
の回路構成例を示したものである。

第３図＋ａ＋のアドレスレジスタ２３から出力される修
飾前アドレスの最上位ビット（第３図Ｔｏ）中のビット
“Ｓ”）は、２６の選択器に送られ、２７゜２８で示さ
れるいずれか一方のアドレス修飾器を選択するために使
用される。

アドレス修飾器２７は、たとえばタグがデータの最下位
２ビツトにあって、データが４バイト境界で記憶装置２
１に格納されている場合に適切なアドレス修飾を行うよ
うに構成され、また他方のアドレス修飾器２８は、たと
えば何も行わないか。

あるいはタグがデータの最下位３ビツトにあって。

データが８バイト境界で記憶装置２１に格納されている
場合に適切なアドレス修飾を行うように構成される。

アドレス修飾機能の種類をさらに多くする場合には、そ
れに対応して修飾機能選択ビットを増やすことが必要と
される。

第３図（ａｌにおけるアドレス修飾器２７．２８は。

それぞれ第２図（ａｌに示されているアドレスマスクレ
ジスタ２４とＡＮＤ回路２５とを用いて構成することが
できるが、第３図（Ｃ）に示すように。

３ステートのバッファゲート２９を用い、消去し゛たい
ピントの入力を接地することによっても同じ機能を実現
することができる。

第３図に示す実施例は、記ｔ９装置２１にタグ付きデー
タとタグ無しデータとが格納される場合。

それぞれの格納領域をアドレスの先頭ビットＳが“０″
か“１”かで切り分けられるようにすることにより、タ
グ付きデータのアクセスの場合のみアドレス修飾機能を
作用させ、タグ無しデータには何もしないように自動的
に制御することができる。

〔発明の効果〕

本発明によれば、タグ付きデータをポインタとして連続
アクセスを行う場合のアドレス修飾に。

ソフトウェアの介入が不要となり、大量のデータを対象
とする記号処理等において処理の大幅な高速化が実現さ
れる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の１実
施例の構成図、第３図は本発明の他の実施例の構成図、
第４図はＬＩＳＰセルの記憶構造の説明図、第５図はＬ
ＩＳＰセルのデータ形式の説明図、第６図は記憶装置内
のデータ格納形式の説明図である。 第１図中。 １１：記憶装置 １２：処理装置 １３ニアドレス生成部 １４ニアドレスレジスタ １５ニアドレス修飾器 参すごｌ１１１クツ求シを白シ埼ｌｋ 躬　１　図 ネ＃ａＲ４１爽掩例横Ａ゛ ＄　２　図 ＄３１１

Claims (1)

1. 【特許請求の範囲】 処理装置と記憶装置とをそなえ、記憶装置に格納されて
   いるデータの一部あるいは全部が付加的タグを有するポ
   インタであるとともに、１つのデータが記憶装置の複数
   番地にまたがる大きさをもち、処理装置は記憶装置から
   読み出したデータのポインタを用いて次のデータを記憶
   装置から読み出す処理を連続的に実行する機能をもつシ
   ステムにおいて、 処理装置内のアドレス生成部（１３）に、生成したアド
   レス中のタグ領域を消去するアドレス修飾器（１５）を
   設け、記憶装置から読み出したデータがタグを有する場
   合、上記アドレス修飾器（１５）を制御してデータ中の
   タグ領域を消去させ、結果をアドレスとして記憶装置へ
   出力することを特徴とするアドレス修飾方式。