JPS6160151A - タグ付計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に係り、特にタグ付のポインタを
処理するように構成されたタグ付計算機の改良に関する
。

複雑な構造のデータを処理する計算機の方式として、タ
グ（］のポインタ語によってデータを指示し、あるいは
データにタグを付して制御する方式このような計算機に
おいて、ポインタを保持する情報語（これを以下におい
てポインタ語と呼ぶ）は例えば第２図のように、タグを
保持するタグ部１と、データ又はポインタ語のアドレス
情報からなるポインタを保持するポインタ部２から構成
される。

このようなポインタ語において、ポインタ部２のアドレ
ス情報は、データを保持する情報語（これを以下におい
てデータ語と呼ぶ）又はポインタ語の格納されている主
記憶装置等の記憶アドレスを示し、タグ部１のタグはポ
インタで指される情報語の情報の型、即ちポインタであ
るか、又データであれば数値、文字等のデータ型、を表
示している。

これにより、データを主記憶装置等から読み出す前に、
その型を知ることができるので、対応する処理を高速化
でき、又被処理データによって、その型に従った処理が
決定するような制御方式をとることにより、複雑な処理
のプログラミングを容易にする等の効果がある。

通常の；！Ｉ’Ｊ′Ｊ機方式においては、情報語にタグ
を（＝Ｊ随するような構成を用いていないが、上記のよ
うなタグイ；１計算機も、できるだＩ＝ｔ　１ｆｆｉ常
の方式の計算機システムの構成コンポーネントを有効に
利用して構成できることが望ましい。

〔従来の技術と発明が解決しよ・うとする問題点〕第３
図はタグ（＝Ｊ、ｉｌ算機本体部の構成例であり、タグ
部・］情１語を処理する機能を有する処理装置３及び主
記憶装置４からなる。

主記憶装置４には前記のような情軸語、即ちデータ語と
ポインタ語が共に格納され、処理において、両者は原則
として共にポインタ語のポインタで指示されるように構
成されている。

一般に計算機ば８ヒツト程度のビット長を最小単位（ハ
イ日として、その２の整数乗倍、特に４倍（４ハイ１−
）を１語として数値等を表現するデータの基本ｆｉｔ位
とする構成が多く、主記憶装置４はそれに応じて、例え
ば４又は８ハイドをアクセス単位として構成されている
。

従来このような構成の計算機において、前記のようなポ
インタ語を使用する場合に、タグ部１は高々８ビツトで
よいので、１語内の１ハイドをタグ部１とし、残り３ハ
イドをポインタ部２に当てていた。

しかし、近年の処理の高速化、プログラミングの容易化
等から記憶アドレス空間は拡大される方向にあるので、
記憶アドレスとしては、少なくとも数値データの基本単
位と同等程度までのビット長をアドレスの表現に使用で
きることが望まれるようになっている。

これらの要求に応じるとすれば、ポインタ語は５ハイド
の構成となるが、このような構成の語を前記のような構
成の主記憶装置４に格納するとずれば、アクセス及び処
理を複雑化して処理効率を低下させるという問題がある
。

〔問題点を解決するための手段〕

前記の問題点は、記憶装置及び処理装置を有し、該処理
装置上においでポインタを保持するポインタ部と該ポイ
ンタの指示するデータの型を表示するタグを保持するタ
グ部によって構成される語を該記１．＃装置に格納する
に際し、該ポインタ部の記１ａアドレスから一定の演算
によって決定する、該記憶アドレスと異なる記憶アドレ
スに、該ポインタ部と１詔をなすべきタグ部を格納する
ように構成された本発明のタグ付計算機によって解決す
ることができる。

〔作用〕

即ち、ポインタ語の記憶においてタグ部とポインタ部を
分離し、ポインタ部の記１ａア１−レスから一定の演算
で求められる記憶アｌルスにタグ部を記４１する。

ごのようにして、各ポインタ部にはそれぞれ１記憶Ｒ１
（を用い、タグ部は１記１ａ語に例えば４ポインタ語の
４個のタグ部を記１ａするように記４．ａ領域を割り当
てることにより、ポインタ部には例えば４バイトの１記
憶０語全体を使用することができ、旧つタグ部の記Ｖ＝
については記４．ａ領域を有効りに利用するようにする
ことができる。

ポインタ部とタグ部との記４ａアドレスの関係は、例え
ば４０９６バイトのいわゆるページ領域ごとに、１ペー
ジ内を若番アドレス領域と老番アドレス領域とに２分し
、例えば前者にポインタ部、後者にタグ部を格納する方
法、あるいは記４．１アドレスのいわゆる４語境界で区
切られる４詔ごとに３語に３ポインタ部、１語にそれら
のタグ部を格納する等の方法がある。この例の何れの方
法によっても、ポインタ部の語の記憶アドレスから簡単
な演算でタグ部を記憶するバイトの記憶アドレスを決定
するようにすることができる。

要すれば、このようなアドレス演算を自動的に行って、
ポインタ部とタグ部の書込み又は読出しを１命令で実行
するようにした計算機命令を新設することが望ましい。

以上により、記憶装置４を特殊な構成にする必要も、処
理装置３におけるアドレス制御等を複雑化する必要もな
く、望ましいタグ付計算機を構成することが可能になる
。

〔実施例〕

第１図［ａｌ、（１））は本発明の第１の実施例を示す
ブロック図であり、＋ｉｌ）はポインタ部とタグ部を記
憶装置４から読め出して処理装置３の指定のレジスター
、「ト用するための特別のロー１−命令を実行する機構
の構成例を示し、（＋１）はレジスタから記憶装置４へ
格納するための特別のストア命令の機構の構成例を示す
。

本例において、記１ａ装置４の記憶領域は、例えば４０
９６ハイトのページに分割されており、１ボインク詔の
ポインタ部とタグ部は同一のページに格納する。

ポインタ語を格納する各ページは第１図（ｃ＋に示すよ
うに、ページ内の相対アドレスＯから３２７５までの３
２７６ハイト（８１９語）のポインタ域と、続くアルレ
ス３２７６から４０９５までの８２０バイトのタグ域と
に２分される（従って、タグ域の１ハイドはタグ部の記
１＃に使用されない）。

このようにして、ポインタ域に格納されているポインタ
部に対し、そのタグ部をタ゛グ域の先頭からポインタ部
と回し順序で格納するとすれば、ページ内相対アドレス
ｄに記す、ａされるポインタ部に対するタグ部の記４ａ
アドレスは、３２７６＋ｄ／４によって求められる。

第１図ｆａ）において、命令レジスタのロード命令１０
はオペレーションコード部１１、オペランドとなる処理
装置３の汎用レジスタを指定する部分であって、ポイン
タ部の記憶アドレスを保持するレジスタを指定する第ル
ジスタ部１２、及び記憶装置４から読め出したポインタ
部及びタグ部をロードするレジスタを指定する第２レジ
スタ部１３からなる。

第２レジスタ部Ｊ２により指定されるレジスタ１４には
、目的のポインタ部の記４．ａアドレスを設定しておく
ものとする。このアドレスは例えば３２ビツトで」二位
の２０ビツト　（第Ｏ〜１９ビット）はページのアドレ
スを規定し、下位１２ヒント　（第２０〜３１ヒント）
がページ内相対アドレスを規定する。ポインタ部の記４
ａアドレス（記憶語の先頭ハイドアドレス）は、いわゆ
る詔（４ハイ１〜）境界とし、アトルスの最下位２ビツ
トは常にＯ゛である。

まずポインタ部については、通常のロート命令と同様に
、レジスタ１４にある記憶アｌ゛レスをそのま＼使用し
て、記１Ｇ装置４にアクセスし、読み出された１語のデ
ータを第２レジスタ部１３で指定されるレジスタ１５に
設定する。

タグ部の記１ａアドレスは、レジスタ１４の下位１２ビ
ツトのページ内相対アドレスを１７４シた値、即ち最下
位２ビツトを除いた上位１０ヒントを、加算回路１６で
タグ域先頭のページ内相対アドレス（固定値３２７６）
を保持するレジスタ１７に加算する。

加算結果をページ内相対アドレス１８とし、レジスタ１
４のページアドレス（第０〜１９ヒノ日をそのま５ペー
ジアドレス１９とした記憶アドレス２０は上記ポインタ
部に対するタグ部の記憶アドレスである。

タグ部の記憶アドレス２０により記憶装置４のハイド位
置から読め出したバイトデータは、第２レジスタ部１３
で指定されるレジスタの次のレジスタ（レジスタ１５が
第ｊ汎用レジスタであれば、第ｊ４１汎用レジスタ）で
ある、レジスタ２１に設定される。

第１図（ｂ）において、命令レジスタ１０のストア命令
は、オペレーションコード部１１の内容がストア命令を
指定する内容である他は、前記第１図（ａｌのロード命
令の場合と同じ構成を有する。

第ルジスタ部１２で指定されるレジスタ３０にり、Ｊ、
記憶装置４へ格納すべきポインタ部を設定し、その次の
レジスタ３１には対応するタグ部を設定しておくものと
する。

又、第２レジスタ部１３で指定されるレジスタ３２には
、レジスタ３０のポインタ部を格納する記４．１アドレ
スを設定しておく。

まず、レジスタ３０のポインタ部はレジスタ３２の記憶
アドレスをそのま３使用して、通常のストア命令と同様
に記憶装置４へ書込む。

レジスタ３１のタグ部については、レジスタ３２の記イ
、ａアドレスを用いて、ロー１−命令の場合吉同様にタ
グ部のアドレスを生成し、この記１．キアドレス２０を
使用して記憶装置４のハイド位置への書込みを行う。

第１図（（ｊ）は本発明の第２の実施例の記憶配置を示
す図である。

本例では、４語境界で区切られた４語の領域をｆｉｔ位
として、３ポインタ詔を格納する。

図に示すように、ポインタ部を第１〜第３語に格納し、
第４語のハイド位置の左端を除く３ハイＩ−に左から順
次第１〜第３語のポインタ部のタグ部を格納するものと
する。

ごの、１、うにした場合、各アドレスを４　ａｎ領域内
の相対ア［−レス（記４ａアドレスの最下位４ビツトに
当たる。）で表すと、各ポインタ部の語ア）−レス（詔
の先頭バイドア１ルス）　４；Ｉ：　０．４．８、それ
らのタグ部のバイドア１′シ・スは１３．１４．１５と
なる。即ち、タグ部記１．ａアドレスはポインタ部記憶
ア）レスの最下位４ヒ・／１の値をｄとしたとき、１３
＋ｄ／４でｄを置き換えて求められる。

従って、この演算を実行する機構が、前記第１の実施例
とほぼ同様の構成によって得られることば明らかであろ
う。

第２の実施例ｉｌｌ、処理袋ｗ３が高速ハソファを持つ
方式の場合に、ポインタ部とそのタグ部とが同一ブロッ
クのデータとして、該ハソファに同時に保持されること
になり、ポインタ語アクセスの高速化の可能性があるこ
と、第１の実施例よりポインタ語格納領域の自由度があ
ること等の利点がある。

〔発明の効果〕

以」二の説明から明らかなように本発明によれば、処理
効率の低下や特殊な構成の記憶装置を使用する必要無く
、所要のピント長を有するポインタ及びデータを有する
タグ付計算機を構成することができるので、タグ付計算
機の性能向−１−及び適用領域の拡大が得られるという
著しい工業的効果がある。

【図面の簡単な説明】

第１図（ａｌ、ｆｂｌは本発明の第１の実施例構成を示
すブロック図、 第１図ｆｅ）は第１の実施例の記１．ｉ　ＩＩ域説明図
、第１図（ｄ）は第２の実施例の記１ａ領域説明図、第
２図はタグ付ポインタの構成を示す図、第３図ｉ；Ｉ：
　Ｍ’ｌ算機の構成図である。 図において、 ＩＧＪタグ部、 ２はデータ／ポインタ部、 ３は処理装置、　　　　　４ば主起１ａ装置、１旧：Ｉ
命令レタス外　　１４．１５．２１はレジスタ、１６は
加算回路、　　　　３０〜３２はレジスタを示す。 屍１図（ａ） 昂１　図（Ｃ’） 第２図

Claims (1)

【特許請求の範囲】
1. 記憶装置及び処理装置を有し、該処理装置上においてポ
   インタを保持するポインタ部と該ポインタの指示するデ
   ータの型を表示するタグを保持するタグ部によって構成
   される語を該記憶装置に格納するに際し、該ポインタ部
   の記憶アドレスから一定の演算によって決定する、該記
   憶アドレスと異なる記憶アドレスに、該ポインタ部と１
   語をなすべきタグ部を格納するように構成されてなるこ
   とを特徴とするタグ付計算機。