JP2000057087A - データ転送システム - Google Patents
データ転送システムInfo
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- JP2000057087A JP2000057087A JP10220395A JP22039598A JP2000057087A JP 2000057087 A JP2000057087 A JP 2000057087A JP 10220395 A JP10220395 A JP 10220395A JP 22039598 A JP22039598 A JP 22039598A JP 2000057087 A JP2000057087 A JP 2000057087A
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Abstract
(57)【要約】
【課題】 センタ装置と全端末装置との間のデータ転送
時間を短縮する。 【解決手段】 ほぼn/m(nは端末装置の総数、mは
外部汎用バスの数)個の端末装置より成る端末グループ
6−i(i=1〜m)とセンタ装置1との間を低速の外
部汎用バス5−iで接続する。センタ装置1は、ホスト
CPU2と外部汎用バス5−iに対応するデータ転送回
路4−i(i=1〜m)と、それらの間を接続する高速
の内部ローカルバス3とを有する。データ転送回路4−
iは、外部汎用バス5−i及び内部ローカルバス3に対
するセンタ側インターフェース回路8−iと、ホストC
PU2及び端末グループ6−iからのデータを書込み、
または読み出すバッファメモリ9−iとを有する。
時間を短縮する。 【解決手段】 ほぼn/m(nは端末装置の総数、mは
外部汎用バスの数)個の端末装置より成る端末グループ
6−i(i=1〜m)とセンタ装置1との間を低速の外
部汎用バス5−iで接続する。センタ装置1は、ホスト
CPU2と外部汎用バス5−iに対応するデータ転送回
路4−i(i=1〜m)と、それらの間を接続する高速
の内部ローカルバス3とを有する。データ転送回路4−
iは、外部汎用バス5−i及び内部ローカルバス3に対
するセンタ側インターフェース回路8−iと、ホストC
PU2及び端末グループ6−iからのデータを書込み、
または読み出すバッファメモリ9−iとを有する。
Description
【0001】
【発明の属する技術分野】この発明は、ICテスタ等に
設けられるシステムであって、センタ装置、端末装置及
び外部汎用バスより成るデータ転送システムに関する。
設けられるシステムであって、センタ装置、端末装置及
び外部汎用バスより成るデータ転送システムに関する。
【0002】
【従来の技術】従来のこの種のデータ転送システムは、
図2に示すように、センタ装置1及びn個のデータ端末
装置(以下単に端末装置と言う)7−1〜7−nが外部
汎用バス5で接続される。端末装置7−iには、外部汎
用バス5に対するインターフェェース回路(i/f)7
aとCPU7bと、それらを接続する内部ローカルバス
7cとが設けられている。また、センタ装置1には、ホ
ストCPU2,内部ローカルバス3,インターフェース
回路(i/f)8,メモリ9が設けられ、ホストCPU
2とインターフェース回路8とメモリ9とは内部ローカ
ルバス3により互いに接続されている。
図2に示すように、センタ装置1及びn個のデータ端末
装置(以下単に端末装置と言う)7−1〜7−nが外部
汎用バス5で接続される。端末装置7−iには、外部汎
用バス5に対するインターフェェース回路(i/f)7
aとCPU7bと、それらを接続する内部ローカルバス
7cとが設けられている。また、センタ装置1には、ホ
ストCPU2,内部ローカルバス3,インターフェース
回路(i/f)8,メモリ9が設けられ、ホストCPU
2とインターフェース回路8とメモリ9とは内部ローカ
ルバス3により互いに接続されている。
【0003】複数の端末装置7−iは同時にセンタ装置
1と通信することはできず、いずれか1つに限られる。
1台の端末装置7−iとセンタ装置1との間の所要通信
時間をtとすれば、全部の端末装置とセンタ装置1との
間の通信に要する時間、つまりシステムの通信に要する
時間Tは、 T=t×n ………………(1) となる。
1と通信することはできず、いずれか1つに限られる。
1台の端末装置7−iとセンタ装置1との間の所要通信
時間をtとすれば、全部の端末装置とセンタ装置1との
間の通信に要する時間、つまりシステムの通信に要する
時間Tは、 T=t×n ………………(1) となる。
【0004】
【発明が解決しようとする課題】データ転送システムを
備えたICテスタ等の規模が増大するに伴い、端末装置
7の個数nが増加すると、システムの所要通信時間Tが
nに比例して増大する。ところが、最近このシステムの
所要通信時間Tを短縮したいと言う強い要求が各方面か
ら出されるに至った。そのためには、端末1個当たりの
通信時間tを短縮する必要がある。そのためには、外部
汎用用バス5及び内部ローカルバス3,7cのデータ伝
送速度を上げる必要がある。内部ローカルバスは物理的
に近くの回路同士を接続するので、バスの遅延時間が小
さくて済むことや、接続する対象が限られるので、汎用
性を持たせなくてよいこと等の理由で、データ伝送速度
を上げることは比較的容易である。しかしながら、汎用
バスは規格化されたものであり、その最適速度は例えば
5MB/sと言うように比較的遅いものであり、それ以上
の速度で使用してもデータの品質は保証されない。従っ
て、従来のシステムでは所要通信時間を短縮するのは困
難であった。
備えたICテスタ等の規模が増大するに伴い、端末装置
7の個数nが増加すると、システムの所要通信時間Tが
nに比例して増大する。ところが、最近このシステムの
所要通信時間Tを短縮したいと言う強い要求が各方面か
ら出されるに至った。そのためには、端末1個当たりの
通信時間tを短縮する必要がある。そのためには、外部
汎用用バス5及び内部ローカルバス3,7cのデータ伝
送速度を上げる必要がある。内部ローカルバスは物理的
に近くの回路同士を接続するので、バスの遅延時間が小
さくて済むことや、接続する対象が限られるので、汎用
性を持たせなくてよいこと等の理由で、データ伝送速度
を上げることは比較的容易である。しかしながら、汎用
バスは規格化されたものであり、その最適速度は例えば
5MB/sと言うように比較的遅いものであり、それ以上
の速度で使用してもデータの品質は保証されない。従っ
て、従来のシステムでは所要通信時間を短縮するのは困
難であった。
【0005】この発明は、このような背景のもとに為れ
たものであり、比較的低速の外部汎用バスをm個並列に
設けて、所要通信時間Tを従来のほぼ1/(m−1)ま
たはそれ以下に短縮できる新しいシステムを実現しよう
とするものである。
たものであり、比較的低速の外部汎用バスをm個並列に
設けて、所要通信時間Tを従来のほぼ1/(m−1)ま
たはそれ以下に短縮できる新しいシステムを実現しよう
とするものである。
【0006】
【課題を解決するための手段】(1)請求項1の発明
は、センタ装置とn個の端末装置との間を外部汎用バス
で接続したデータ転送システムに関する。請求項1では
特に、外部汎用バスは、ほぼn/m(mは外部汎用バス
の数)個の端末装置より成る第i(i=1〜m)端末グ
ループとセンタ装置との間を接続する低速の第i(i=
1〜m)外部汎用バスより成る。端末装置は、外部汎用
バスに対するインターフェース回路とCPUとを有す
る。センタ装置は、ホストCPUと第i外部汎用バスに
対応する第i(i=1〜m)データ転送回路と、それら
ホストCPUと第1〜第mデータ転送回路との間を接続
する高速の内部ローカルバスとを有する。第i(i=1
〜m)データ転送回路は、第i外部汎用バス及び内部ロ
ーカルバスに対する第iセンタ側インターフェース回路
と、ホストCPU及び第i端末グループからのデータを
書込み、または読み出す第iバッファメモリとを有す
る。
は、センタ装置とn個の端末装置との間を外部汎用バス
で接続したデータ転送システムに関する。請求項1では
特に、外部汎用バスは、ほぼn/m(mは外部汎用バス
の数)個の端末装置より成る第i(i=1〜m)端末グ
ループとセンタ装置との間を接続する低速の第i(i=
1〜m)外部汎用バスより成る。端末装置は、外部汎用
バスに対するインターフェース回路とCPUとを有す
る。センタ装置は、ホストCPUと第i外部汎用バスに
対応する第i(i=1〜m)データ転送回路と、それら
ホストCPUと第1〜第mデータ転送回路との間を接続
する高速の内部ローカルバスとを有する。第i(i=1
〜m)データ転送回路は、第i外部汎用バス及び内部ロ
ーカルバスに対する第iセンタ側インターフェース回路
と、ホストCPU及び第i端末グループからのデータを
書込み、または読み出す第iバッファメモリとを有す
る。
【0007】(2)請求項2の発明は、前記(1)にお
いて、第iデータ転送回路が、第i端末グループからの
アドレス信号と、ホストCPUからのアドレス信号とを
切り換え選択して第iバッファメモリに与える第iマル
チプレクサと、第i端末グループまたはホストCPUか
らのメモリアクセス要求信号を受信して、第iマルチプ
レクサ及び第iバッファメモリを制御する第iコントロ
ール部とを有する。
いて、第iデータ転送回路が、第i端末グループからの
アドレス信号と、ホストCPUからのアドレス信号とを
切り換え選択して第iバッファメモリに与える第iマル
チプレクサと、第i端末グループまたはホストCPUか
らのメモリアクセス要求信号を受信して、第iマルチプ
レクサ及び第iバッファメモリを制御する第iコントロ
ール部とを有する。
【0008】
【発明の実施の形態】この発明の実施例を図1に、図2
と対応する部分に同じ符号を付けて示す。この発明で
は、外部汎用バス5は、ほぼn/m(nは端末装置の総
数、mは外部汎用バスの数)個の端末より成る端末グル
ープ6−i(i=1〜m)と、センタ装置1との間を接
続する低速の外部汎用バス5−i(i=1〜m)より構
成される。なお、図1ではm=4の場合を示している。
と対応する部分に同じ符号を付けて示す。この発明で
は、外部汎用バス5は、ほぼn/m(nは端末装置の総
数、mは外部汎用バスの数)個の端末より成る端末グル
ープ6−i(i=1〜m)と、センタ装置1との間を接
続する低速の外部汎用バス5−i(i=1〜m)より構
成される。なお、図1ではm=4の場合を示している。
【0009】センタ装置1は、ホストCPU2と、外部
汎用バス5−iに対応するデータ転送回路4−i(i=
1〜m)と、それらホストCPU2とデータ転送回路4
−1〜4−mとの間を接続する高速の内部ローカルバス
3とを有する。データ転送回路4−iは、外部汎用バス
5−i及び内部ローカルバス3に対するセンタ側インタ
ーフェース回路(i/f)8−iと、ホストCPU2及
び端末グループ6−iからのデータを書込み、または読
み出すバッファメモリ9−iとを有する。
汎用バス5−iに対応するデータ転送回路4−i(i=
1〜m)と、それらホストCPU2とデータ転送回路4
−1〜4−mとの間を接続する高速の内部ローカルバス
3とを有する。データ転送回路4−iは、外部汎用バス
5−i及び内部ローカルバス3に対するセンタ側インタ
ーフェース回路(i/f)8−iと、ホストCPU2及
び端末グループ6−iからのデータを書込み、または読
み出すバッファメモリ9−iとを有する。
【0010】図1の実施例では、データ転送回路4−i
は更にマルチプレクサ10−iとコントロール部11−
iとを備えている。マルチプレクサ10−iは端末グル
ープ6−iからのアドレス信号Aiと、ホストCPU2
からのアドレス信号Ahiとを切り換え選択して、バッフ
ァメモリ9−iに供給する。コントロール部11−iは
端末グループ6−iからのメモリアクセス要求信号Si
またはホストCPU2からのメモリアクセス要求信号S
hiを受信して、マルチプレクサ10−iにセレクト信号
Csを与えると共に、バッファメモリ9−iにリード/
ライトを実行するための制御信号Srwを与える。2つの
メモリアクセス要求信号SiとShiとが同時に入力され
たときには、コントロール部11−iは両者の調停(ar
bitration)を行って、いずれかを優先させて、対応する
上記の制御信号Cs及びCrwを送出する。このようにコ
ントロール部11−iは所謂アービター(arbiter)の機
能を有する。
は更にマルチプレクサ10−iとコントロール部11−
iとを備えている。マルチプレクサ10−iは端末グル
ープ6−iからのアドレス信号Aiと、ホストCPU2
からのアドレス信号Ahiとを切り換え選択して、バッフ
ァメモリ9−iに供給する。コントロール部11−iは
端末グループ6−iからのメモリアクセス要求信号Si
またはホストCPU2からのメモリアクセス要求信号S
hiを受信して、マルチプレクサ10−iにセレクト信号
Csを与えると共に、バッファメモリ9−iにリード/
ライトを実行するための制御信号Srwを与える。2つの
メモリアクセス要求信号SiとShiとが同時に入力され
たときには、コントロール部11−iは両者の調停(ar
bitration)を行って、いずれかを優先させて、対応する
上記の制御信号Cs及びCrwを送出する。このようにコ
ントロール部11−iは所謂アービター(arbiter)の機
能を有する。
【0011】内部ローカルバス3は、この例ではデータ
バス3aとアドレスバス3bと制御バス3cで構成され
る。図1では内部ローカルバス3を経由するホストCP
U2とバッファメモリ9−i間の転送データをDhiで表
し、外部汎用バス5−iを経由する端末グループ6−i
とバッファメモリ9−iとの間の転送テータをDiで表
している。
バス3aとアドレスバス3bと制御バス3cで構成され
る。図1では内部ローカルバス3を経由するホストCP
U2とバッファメモリ9−i間の転送データをDhiで表
し、外部汎用バス5−iを経由する端末グループ6−i
とバッファメモリ9−iとの間の転送テータをDiで表
している。
【0012】図1のようにシステムを構成すると、任意
の(m−1)個のバッファメモリ9−i(i≠j)と
(m−1)個の端末グループ6−i(i≠j)の間で
(m−1)個の外部汎用バスを用いて同時にデータ転送
を低速で行っている間に、他の1つのバッファメモリ9
−jと、ホストCPU2との間でデータ転送を内部ロー
カルバス3を経由して高速で行うことができる。上記の
(m−1)個の外部汎用バスによる通信時間Taは Ta=t×(n/m) ………………(2) (m−1)個の端末グループに含まれる端末装置の個数
は、(m−1)×(n/m)であるから、外部汎用バス
5が全体として端末装置1台当たりに要する通信時間
t′は、(2)式の通信時間Taを端末装置の個数で割
って、 t′=Ta/(m−1)(n/m)=t(n/m)/(m−1)(n/m) =t/(m−1) ………………(3) となる。従って、外部汎用バス5がn個の端末装置のた
めに必要とする通信時間T′は、 T′=t×{n/(m−1)} ………………(4) 上式に(1)式を代入すれば、 T′=T/(m−1) ……………(4′) と表せる。即ち、従来のシステムのデータ転送時間Tの
1/(m−1)となる。
の(m−1)個のバッファメモリ9−i(i≠j)と
(m−1)個の端末グループ6−i(i≠j)の間で
(m−1)個の外部汎用バスを用いて同時にデータ転送
を低速で行っている間に、他の1つのバッファメモリ9
−jと、ホストCPU2との間でデータ転送を内部ロー
カルバス3を経由して高速で行うことができる。上記の
(m−1)個の外部汎用バスによる通信時間Taは Ta=t×(n/m) ………………(2) (m−1)個の端末グループに含まれる端末装置の個数
は、(m−1)×(n/m)であるから、外部汎用バス
5が全体として端末装置1台当たりに要する通信時間
t′は、(2)式の通信時間Taを端末装置の個数で割
って、 t′=Ta/(m−1)(n/m)=t(n/m)/(m−1)(n/m) =t/(m−1) ………………(3) となる。従って、外部汎用バス5がn個の端末装置のた
めに必要とする通信時間T′は、 T′=t×{n/(m−1)} ………………(4) 上式に(1)式を代入すれば、 T′=T/(m−1) ……………(4′) と表せる。即ち、従来のシステムのデータ転送時間Tの
1/(m−1)となる。
【0013】もし、ホストCPU2とバッファメモリ9
−1〜9/mとの間の所要通信時間が、システムの全通
信時間に対して無視できる場合には、m個のバッファメ
モリとm個の端末グループとの間で同時にデータ転送を
行えるので、 T′=T/m ………………(5) になることは明らかである。
−1〜9/mとの間の所要通信時間が、システムの全通
信時間に対して無視できる場合には、m個のバッファメ
モリとm個の端末グループとの間で同時にデータ転送を
行えるので、 T′=T/m ………………(5) になることは明らかである。
【0014】
【発明の効果】この発明ではm個の外部汎用バス5−i
を並列に設けて、それぞれに端末装置をn/m個ずつ分
散した端末グループ6−i(i=1〜m)を接続し、セ
ンタ装置1に各外部汎用バス5−iに対応してインター
フェース回路を介して接続するm個のバッファメモリ9
−iを設けている。このようにすると、任意の(m−
1)個のバッファメモリ9−iと(m−1)個の端末グ
ループとの間で通信中に残りの1個のバッファメモリ9
−j(j≠i)とホストCPU2との間で内部ローカル
バス3を通して高速通信を行うことができる。この場
合、システムの通信時間T′を従来の1/(m−1)に
短縮できる。
を並列に設けて、それぞれに端末装置をn/m個ずつ分
散した端末グループ6−i(i=1〜m)を接続し、セ
ンタ装置1に各外部汎用バス5−iに対応してインター
フェース回路を介して接続するm個のバッファメモリ9
−iを設けている。このようにすると、任意の(m−
1)個のバッファメモリ9−iと(m−1)個の端末グ
ループとの間で通信中に残りの1個のバッファメモリ9
−j(j≠i)とホストCPU2との間で内部ローカル
バス3を通して高速通信を行うことができる。この場
合、システムの通信時間T′を従来の1/(m−1)に
短縮できる。
【図1】この発明の実施例を示すブロック図。
【図2】従来のデータ転送システムのブロック図。
Claims (2)
- 【請求項1】 センタ装置とn個の端末装置との間を外
部汎用バスで接続したデータ転送システムにおいて、 前記外部汎用バスは、ほぼn/m(mは外部汎用バスの
数)個の端末装置より成る第i(i=1〜m)端末グル
ープとセンタ装置との間を接続する低速の第i(i=1
〜m)外部汎用バスより成り、 前記端末装置は、前記外部汎用バスに対するインターフ
ェース回路とCPUとを有し、 前記センタ装置は、ホストCPUと前記第i外部汎用バ
スに対応する第i(i=1〜m)データ転送回路と、そ
れらホストCPUと第1〜第mデータ転送回路との間を
接続する高速の内部ローカルバスとを有し、 前記第i(i=1〜m)データ転送回路は、前記第i外
部汎用バス及び前記内部ローカルバスに対する第iセン
タ側インターフェース回路と、前記ホストCPU及び第
i端末グループからのデータを書込み、または読み出す
第iバッファメモリとを有する、 ことを特徴とするデータ転送システム。 - 【請求項2】 請求項1において、前記第iデータ転送
回路が、 前記第i端末グループからのアドレス信号と、前記ホス
トCPUからのアドレス信号とを切り換え選択して前記
第iバッファメモリに与える第iマルチプレクサと、 前記第i端末グループまたは前記ホストCPUからのメ
モリアクセス要求信号を受信して、前記第iマルチプレ
クサ及び第iバッファメモリを制御する第iコントロー
ル部と、 を有することを特徴とするデータ転送システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10220395A JP2000057087A (ja) | 1998-08-04 | 1998-08-04 | データ転送システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10220395A JP2000057087A (ja) | 1998-08-04 | 1998-08-04 | データ転送システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000057087A true JP2000057087A (ja) | 2000-02-25 |
Family
ID=16750454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10220395A Withdrawn JP2000057087A (ja) | 1998-08-04 | 1998-08-04 | データ転送システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000057087A (ja) |
-
1998
- 1998-08-04 JP JP10220395A patent/JP2000057087A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |