CN1105977C - 装有总线控制模块的多处理器系统 - Google Patents

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Abstract

一种装有可使不同处理器之间进行数据传输并增强系统总线稳定性的总线控制模块的多处理器系统。系统中包括多块通过系统总线分享数据的处理器板。每块处理器板上装有一个用于发送与接收的处理器和一个用于转换的总线控制模块，从而将特定信息信号转换成公用信息信号TT、TS和LOA，并进行数据的发送与接收。

Description

装有总线控制模块的多处理器系统
技术领域
本发明涉及一种装有总线控制模块的多处理器系统，尤其涉及一种包括通过采用新实现的计算机系统数据总线传输协议能使不同处理器之间传输数据，并增强系统总线稳定性的总线控制模块在内的多处理器系统。
背景技术
传统主处理器II和III的系统总线中所用的数据总线分别有64位和128位的能力(capability)。主处理器II通过使用一个传输数据(64位)和一个字节屏蔽信号(8位)在板间进行数据传输。加入该字节屏蔽信号以显示要发送的数据量(64位)和数据的有效性，它由每个数据字节一个字节屏蔽位组成。主处理器III通过使用传输数据(128位)和对应128位的数据而被加入的字节屏蔽信号(即，总共16位)在板间进行数据传输。
因为系统总线以高速处理大量数据，控制总线的电路变复杂了。另外，由于信号线数目增多，元件数目不可避免地增加了，这就影响了整个系统。
通常，中型和大型计算机配有不同的线路板以执行特定的功能，例如，一块用于控制整个系统的处理器板，一块用于控制数据输入/输出的输入/输出控制板，以及一块用于控制数据存储功能的存储器板。每块板都需要包括特定功能的处理器。
但是，因为装到传统的中型和大型计算机上的每块线路板采用同一制造商生产的一种处理器，所以控制总线的电路很复杂，而且信号线增多了。
发明内容
因此，本发明的一个目的是提供一种有总线控制模块的多处理器系统，该模块使得采用多处理器的计算机系统中，处理器之间的兼容数据传输成为可能。
为了实现上述目的，提供了一种包括多块采用不同协议并通过系统总线分享数据的处理器板的多处理器系统。其中，每一块处理器板包括：一个处理器，它用于发送或接收数据信号和符合特定协议的特定信息信号；一个总线控制模块，用于将特定信息信号转换为包括传送大小信号(TS)，用于表明数据传送类型的传送类型信号(TT)，以及用于表明要传送的有效数据的起始位的低位地址信号(LOA)在内的公共信息信号，把结果以及数据信号一起发送到系统总线，将从系统总线传来的公共信息信号转换为适合于处理器的特定信息信号，并将结果以及数据信号发送到处理器。
附图说明
通过详细介绍其优选实施方式，本发明的上述目的和其它优点将更明显。可参考附图，其中：
图1是传统处理器系统的框图；
图2是包括本发明总线控制模块的多处理器系统的框图；
图3A-图3I构成了一张时序图，它显示了当“写”命令发给图2中所示系统时的时间范围(time frame)；以及
图4A-图4I构成了一张时序图，它显示了当“读”命令发给图2中所示系统时的时间范围。
具体实施方式
图1是一张传统处理器系统的框图。传统处理器系统使用有统一传输特性的处理器，使得，处理器可在没有关于数据屏蔽的控制下，以有限格式使用。
传统的处理器系统包括：一个用于处理数据和地址以通过接收系统总线使用权来发送/接收数据的处理器11；一个用于存储从处理器11输出的地址的地址缓冲器13；一个用于存储从处理器11输出的数据的数据缓冲器14；一个用于接收发自处理器11的总线请求信号111并产生用于控制总线使用权的总线控制信号112的总线请求控制模块16；以及一个用于通过系统总线141发送/接收地址和数据的总线收发器18。图1中，参考数字121、122和123代表地址总线，参考数字131、132和133代表数据总线。
当在预定的处理器系统中通过数据总线进行数据传输时，处理器11根据板中总线请求控制模块16的控制得到总线使用权。具有总线使用权的处理器11通过总线收发器18将数据量和符合处理器协议的字节屏蔽信号发送给系统总线141。这里，用于通过系统总线141发送/接收数据的处理器有统一的特性。因此，按同一传输协议发送的数据不用转换就可被接收。这就是说，处理器系统中每一块线路板必须使用具有同样特性的处理器，以在板间发送并接收数据。
图2是包括本发明总线控制模块的多处理器系统的框图。该多处理器系统包括：一个用于处理数据和地址以通过接收系统总线使用权来发送/接收数据的处理器21；一个用于存储从处理器21输出的地址的地址缓冲器23；一个用于存储从处理器21输出的数据的数据缓冲器24；一个用于接收来自处理器21的总线请求信号211并产生一个用于控制总线使用权的总线控制信号212的总线请求控制模块26；一个用于通过系统总线241发送/接收地址和数据的总线收发器28；以及一个用于满足数据传输格式并与此同时允许具有不同传输特性的处理器之间进行数据传输的总线控制模块29。在图2中，参考数字221、222和223代表地址总线，参考数字231、234和236代表数据总线，参考数字233代表字节屏蔽总线，参考数字235代表与总线控制模块29的字节屏蔽总线233有关的总线收发器控制总线。
本发明可用于在多块线路板之间进行数据传输的情况，这些线路板上装有采用不同传输协议的处理器。例如，本发明可用在采用英特尔奔腾(Intel Pentium)处理器的线路板和采用Sun微处理器的线路板之间进行数据传输。
当一个特定的处理器板(例如，采用英特尔奔腾处理器的线路板)通过系统总线241发送数据时，处理器21根据板上装的总线请求控制模块26的控制，得到总线使用权。
有总线使用权的处理器21将数据信号(128或64位)和符合对应处理器的特定协议的字节屏蔽信号(16或8位)输出到数据缓冲器24。来自数据缓冲器24的数据被输出到总线收发器28。另外，从数据缓冲器24输出的字节屏蔽信号通过总线控制模块29输出到总线收发器28。
总线控制模块29将输入的字节屏蔽信号转换成符合对应处理器(如，Sun微处理器)的协议类型，并把结果输出到总线收发器28。通过总线控制模块29转换字节屏蔽信号的过程必须在某一时间周期内完成，该时间周期用于在图1所示传统技术不变的情况下将字节屏蔽信号发送到系统总线。换句话说，总线控制模块29必须在使用系统总线241的处理器依照总线请求控制模块26请求使用总线之前，将数据转换成符合接收线路板的协议类型。
当协议转换所需的时间加到系统总线格式中时，整个系统性能可能降级。因此，从处理器21发送的字节屏蔽信号在地址周期得以控制，使得，数据屏蔽信号在下个数据周期很好地准备。
图3A-图3I表示了当数据从处理器21发送到系统总线241(图2所示)情况下的时间格式。
地址、传送类型(TT)、传送量(TS)以及低位地址(LOA)在同一周期内于系统总线241被驱动(如图3C-图3F所示)，数据在下一周期被驱动(图3G)。随后，响应线路板发送一个与地址有关的地址确认(AACK)信号，该信号在做出发送请求的线路板驱动数据之后两个周期被驱动(图3H)。在随后的周期内，发出与数据有关的数据确认(DACK)信号。
图4A-图4I表示了当图2所示的处理器读取系统总线数据情况下的时间格式(time Format)。
地址、传送类型(TT)、传送量(TS)和低位地址(LOA)在同一周期内于系统总线241被驱动(如图4C-图4F所示)。随后，响应线路板发送一个与地址有关的地址确认(AACK)信号，该信号在做出发送请求的线路板驱动数据之后两个周期被驱动(图4G)。于是，需要数据的线路板等待，直到数据被传到。当被请求的数据传送时(图4H)，与数据有关的数据确认(DACK)信号被发送。
根据总线请求控制模块26的控制，通过得到总线使用权〔取决于与系统总线241上线路板有关的仲裁请求(ABRQ)优先级〕，可执行上述操作。该模块26在发送地址和数据的不同周期开始之前请求使用总线。
表1列出了输入英特尔奔腾处理器所用的信息信号(即字节屏蔽信号)，并将输入信号转换成Sun微处理器所用的信息信号(即表明数据量的公用信息信号)，以使配有各微处理器的线路板之间的数据传输成为可能。这就是说，3位的TS和1位的TT决定了每块板之间所传输的数据量。
                    表1
  序号   TS[2..0]  TT＝0   TT＝1
    1     000  8  字节   16  字节
    2     001  1  字节   32  字节
    3     010  2  字节   64  字节
    4     011  3  字节  128  字节
    5     100  4  字节  256  字节
    6     101  5  字节  512  字节
    7     110  6  字节 1024  字节
    8     111  7  字节 2048  字节
这里，TS是数据量的信号，TT是表明数据类型的信号。而且，若TT为0，处理器21的数据被单传送(single-transmit)到系统总线241；若TT为1，数据则被块传送(block-transmit)到系统总线241。
根据传统方法，对于一个其数据量为128位的系统，数据量用16位的字节屏蔽位来表示。而在本发明中，如表1所示，总线控制模块29将字节屏蔽信号转换成1位的TT和3位的TS，以表示数据量，这就减少了系统总线中信号线的数目。在表1中，表明了数据量，但并没有表明有效数据是从系统总线241中哪条数据位线发送/接收的。
表2列出了低位地址(LOA)，它通过使用地址线的3位来识别系统总线中有效数据线的开始。
               表2
  序号   /BM[7..0]   LOA[2..0]
    1   xxxxxxx1     000
    2   xxxxxx10     001
    3   xxxxx100     010
    4   xxxx1000     011
    5   xxx10000     100
    6   xx100000     101
    7   x1000000     110
    8   10000000     111
在表2中，字节屏蔽信号(BM〔7..0〕)的1位代表数据总线中数据线的一个字节单元。表2中还表示了从图2的处理器21输出的字节屏蔽信号(BM)与传输阵列地址(即，LOA)之间的关系。例如，如果数据量是四字节，总线控制器29将从以二进制数“00001111”输入的BM〔7..0〕信号反相，产生一个二进制数“11110000”。如果把该值在表2中进行查找，则结果与/BM〔7..0〕值中的二进制数“×××10000”相对应(即表2的第5行)，LOA值为100。因此，可通过使用第63至第32条数据线，在某时刻把数据传送到系统总线。在四字节传输中，如果处理器请求有效数据(例如“11110000”)的发送和接收，那么总线控制器29将使以二进制数“11110000”输入的字节屏蔽信号(BM)反相，从而产生为二进制数“00001111”的/BM〔7..0〕值，它与表2的第一行相对应。因此，LOA输出为“000”。这样，可通过使用第0条至第31条数据线立刻把数据传送到系统总线。
进一步说，表2的LOA值可被分组，而且可连续进行数据传输。换句话说，对调整不当的支持(misalignment support)是可能的。总线控制器29可由灵活可编程门阵列(FPGA)构成，而且其电路易于更换。例如，考虑到处理器板的速度时，可使用某个特定制造商的高速处理器。另外，考虑到与连接到板上的不同设备的兼容性，可使用另一制造商的输入/输出线路板，这就构成了一个完整的计算机系统。这样构造的系统可增强性能并提高与其它系统的兼容性。
如上所述，在包含本发明总线控制器的多处理机系统中，总线控制器将特定信息信号(BM)转换成公用信息信号TT、TS和LOA，以发送并接收数据。这样，简化了直接影响系统整体功能的总线收发器，并增加系统总线稳定性。所以，使用不同协议处理器的系统之间的数据发送与接收是可能的。

Claims (2)

1.一种装有多块采用不同协议并通过系统总线共享数据的处理器板的多处理器系统，每一块所述处理器板包括：
一个处理器，它用于发送并接收数据信号和符合特定协议的特定信息信号；以及
一个总线控制模块，用于将特定信息信号转换为包括传送大小信号(TS)，用于表明数据传送类型的传送类型信号(TT)，以及用于表明要传送的有效数据的起始位的低位地址信号(LOA)在内的公共信息信号，把结果以及数据信号一起发送到系统总线，将从系统总线传来的公共信息信号转换为适合于处理器的特定信息信号，并将结果以及数据信号发送到处理器。
2.根据权利要求1的多处理器系统，其中，所述特定信息信号对应于要按每字节一位来分配、以指明由所述处理器输出的数据的有效性的字节屏蔽信号。
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