JP2002517820A - ダイレクトメモリアクセスを用いるシリアルポートデータおよびステータスの圧縮および復元 - Google Patents
ダイレクトメモリアクセスを用いるシリアルポートデータおよびステータスの圧縮および復元Info
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Bus Control (AREA)
Abstract
(57)【要約】
マイクロコントローラ（Ｍ）はデータの圧縮および復元を行ない１つのメモリブロックから他のメモリブロックへの転送を行なうダイレクトメモリアクセスユニット（１１６）を含む。より具体的には、ワードサイズのデータが読出され、１バイトが破棄され、逐次のバイトサイズデータとして記憶される。これは、ステータス情報をデータとともに記憶する拡張された読出および拡張された書込非同期シリアルポート（１４８）に関連して用いられ得る。ステータス情報が処理されると、そのステータスは「圧縮」ＤＭＡを実行することによってストリッピングされる。
Description
【０００１】
１．発明の分野 この発明はマイクロコントローラに関し、より特定的には、シリアルインター
フェイスと関連して用いる改良されたダイレクトメモリアクセスコントローラを
提供するマイクロコントローラに関する。
フェイスと関連して用いる改良されたダイレクトメモリアクセスコントローラを
提供するマイクロコントローラに関する。
【０００２】
統合された通信特徴を伴う特別化されたマイクロコントローラは通信適用例に
対し特に魅力的なものとなりつつある。マイクロコントローラ、または埋込まれ
たコントローラは、機能性を１つのモノリシックな半導体基板（つまりチップ）
に組合せることに独自に適している。さまざまな通信特徴を単一のチップ内に埋
込むことにより、通信マイクロコントローラは広い範囲の通信適用例をサポート
し得る。
対し特に魅力的なものとなりつつある。マイクロコントローラ、または埋込まれ
たコントローラは、機能性を１つのモノリシックな半導体基板（つまりチップ）
に組合せることに独自に適している。さまざまな通信特徴を単一のチップ内に埋
込むことにより、通信マイクロコントローラは広い範囲の通信適用例をサポート
し得る。
【０００３】 マイクロコントローラは何年もの間数多くの適用例において使用されてきた。
多数のこれらの適用例には、電子ネットワーク、たとえば、デジタル形式および
アナログ形式の両方における電話線、コンピュータネットワークならびにローカ
ルエリアネットワークおよびワイドエリアネットワークといった電子ネットワー
クを介しての通信が含まれる。通信適用例においては、マイクロコントローラは
、一般に、実行ユニットに加えて多数の統合された通信周辺装置を有する。これ
らは、低速シリアルポートおよび高速シリアルポート、ならびにより洗練された
通信周辺装置、たとえばユニバーサルシリアルバス（ＵＳＢ）インターフェイス
およびハイレベルデータリンクコントロール（ＨＤＬＣ）チャネルなどであり得
る。
多数のこれらの適用例には、電子ネットワーク、たとえば、デジタル形式および
アナログ形式の両方における電話線、コンピュータネットワークならびにローカ
ルエリアネットワークおよびワイドエリアネットワークといった電子ネットワー
クを介しての通信が含まれる。通信適用例においては、マイクロコントローラは
、一般に、実行ユニットに加えて多数の統合された通信周辺装置を有する。これ
らは、低速シリアルポートおよび高速シリアルポート、ならびにより洗練された
通信周辺装置、たとえばユニバーサルシリアルバス（ＵＳＢ）インターフェイス
およびハイレベルデータリンクコントロール（ＨＤＬＣ）チャネルなどであり得
る。
【０００４】 非同期シリアル通信ポートはマイクロコントローラにおける１つのそのような
ありふれた付加的な特徴である。非同期シリアルリンクにより、マイクロコント
ローラは、データのビットをシーケンスで送受信することにより他の装置とまた
はデータ線を介して通信する。この「非同期な」性質は、これらのポートがデー
タをクロックするのに別途のクロック信号を与えないことを意味する。代わりに
、データが送受信される速度は予め定められるかまたは予め交渉されなければな
らず、送信端および受信端の両方で独立に制御されなければならない。このデー
タ速度はボーレートとして公知なものであり、１ビット期間の逆数である。この
ボーレートは一般には多数の予め規定される速度のうちの１つであり、当業界内
において標準的なものである。このような速度には、１２００、２４００、４８
００、９６００、１９．２Ｋ、２８．８Ｋ、３３．３Ｋおよび５４Ｋボーおよび
高速データ転送レートが含まれる。
ありふれた付加的な特徴である。非同期シリアルリンクにより、マイクロコント
ローラは、データのビットをシーケンスで送受信することにより他の装置とまた
はデータ線を介して通信する。この「非同期な」性質は、これらのポートがデー
タをクロックするのに別途のクロック信号を与えないことを意味する。代わりに
、データが送受信される速度は予め定められるかまたは予め交渉されなければな
らず、送信端および受信端の両方で独立に制御されなければならない。このデー
タ速度はボーレートとして公知なものであり、１ビット期間の逆数である。この
ボーレートは一般には多数の予め規定される速度のうちの１つであり、当業界内
において標準的なものである。このような速度には、１２００、２４００、４８
００、９６００、１９．２Ｋ、２８．８Ｋ、３３．３Ｋおよび５４Ｋボーおよび
高速データ転送レートが含まれる。
【０００５】 シリアルデータ通信の普及で、数多くのマイクロコントローラには、データを
一度に１ビット送受信し得る１つ以上の非同期シリアルポート（ＡＳＰ）が含ま
れる。このようなマイクロコントローラは、典型的には、割込信号を用いること
により、マイクロプロセッサコアに対し、ＡＳＰが処理を要求している旨を通知
する。ＡＳＰは、典型的には、データ単位がＡＳＰによって受取られそのデータ
単位がそのＡＳＰから外部メモリユニットに転送されることを必要とする場合、
ＡＳＰがデータ単位を送信し終え次の送信されるべきデータ単位が外部メモリユ
ニットからＡＳＰに転送されなければならない場合、またはエラーが生じた場合
に割込要求信号を出す。
一度に１ビット送受信し得る１つ以上の非同期シリアルポート（ＡＳＰ）が含ま
れる。このようなマイクロコントローラは、典型的には、割込信号を用いること
により、マイクロプロセッサコアに対し、ＡＳＰが処理を要求している旨を通知
する。ＡＳＰは、典型的には、データ単位がＡＳＰによって受取られそのデータ
単位がそのＡＳＰから外部メモリユニットに転送されることを必要とする場合、
ＡＳＰがデータ単位を送信し終え次の送信されるべきデータ単位が外部メモリユ
ニットからＡＳＰに転送されなければならない場合、またはエラーが生じた場合
に割込要求信号を出す。
【０００６】 ＡＳＰはさまざまなデータ形式向けに構成され得るが、歴史的に見ると、７ま
たは８データビットが典型的な値である。数多くの９ビットシリアルプロトコル
がしかしながらマイクロコントローラを用いて開発されており、それらにはダイ
レクトメモリアクセスに関連して９ビット非同期シリアルプロトコルが含まれる
。このようなプロトコルは、John P. HansenおよびMelanie D. Typaldosによる
１９９７年２月４日提出の「ダイレクトメモリアクセスを用いて１つ以上の非同
期シリアルポートとの間でデータを転送するよう構成可能なマイクロコントロー
ラ（A MICROCONTROLLER WHICH IS CONFIGURABLE TO TRANSFER DATA TO AND FROM
ONE OR MORE ASYNCHRONOUS SERIAL PORTS USING DIRECT MEMORY ACCESS）」と
題される米国特許出願連続番号第 号、およびJohn P. Hans
en、Ronald W. StentsおよびMelanie D. Typaldosによる１９９７年２月４日提
出の「１つ以上の非同期シリアルポートとの間におけるＤＭＡデータ転送中に９
ビットシリアルプロトコルをサポートするハードウェア特徴を有するマイクロコ
ントローラ（A MICROCONTROLLER HAVING HARDWARE FEATURES SUPPORTING 9-BIT
SERIAL PROTOCOLS DURING DMA DATA TRANSFERS TO AND FROM ONE OR MORE ASYNC
HRONOUS SERIAL PORTS）」と称される米国特許出願第 号に
記載されているが、それらは両方とも共通の譲受人に譲渡されここに引用により
援用するものである。これらのプロトコルは、California州SunnyvaleのAdvance
d Micro Devices Inc.によるAm186ES Users ManualおよびAm186ED Users Manual
にも記載されている。これらの適用例に記載されるとおりでは、後に論ずるよう
に、別途の制御ビットをセットまたはリセットすることによりデータの送受信中
に第９番目のデータビットとして働くようにする。このような９ビットプロトコ
ルを用いてＤＭＡをサポートするために、その特定のビットがある値として受取
られると、割込が引起されることにより、第９番目のデータビットが実際にセッ
トされたことを示す。
たは８データビットが典型的な値である。数多くの９ビットシリアルプロトコル
がしかしながらマイクロコントローラを用いて開発されており、それらにはダイ
レクトメモリアクセスに関連して９ビット非同期シリアルプロトコルが含まれる
。このようなプロトコルは、John P. HansenおよびMelanie D. Typaldosによる
１９９７年２月４日提出の「ダイレクトメモリアクセスを用いて１つ以上の非同
期シリアルポートとの間でデータを転送するよう構成可能なマイクロコントロー
ラ（A MICROCONTROLLER WHICH IS CONFIGURABLE TO TRANSFER DATA TO AND FROM
ONE OR MORE ASYNCHRONOUS SERIAL PORTS USING DIRECT MEMORY ACCESS）」と
題される米国特許出願連続番号第 号、およびJohn P. Hans
en、Ronald W. StentsおよびMelanie D. Typaldosによる１９９７年２月４日提
出の「１つ以上の非同期シリアルポートとの間におけるＤＭＡデータ転送中に９
ビットシリアルプロトコルをサポートするハードウェア特徴を有するマイクロコ
ントローラ（A MICROCONTROLLER HAVING HARDWARE FEATURES SUPPORTING 9-BIT
SERIAL PROTOCOLS DURING DMA DATA TRANSFERS TO AND FROM ONE OR MORE ASYNC
HRONOUS SERIAL PORTS）」と称される米国特許出願第 号に
記載されているが、それらは両方とも共通の譲受人に譲渡されここに引用により
援用するものである。これらのプロトコルは、California州SunnyvaleのAdvance
d Micro Devices Inc.によるAm186ES Users ManualおよびAm186ED Users Manual
にも記載されている。これらの適用例に記載されるとおりでは、後に論ずるよう
に、別途の制御ビットをセットまたはリセットすることによりデータの送受信中
に第９番目のデータビットとして働くようにする。このような９ビットプロトコ
ルを用いてＤＭＡをサポートするために、その特定のビットがある値として受取
られると、割込が引起されることにより、第９番目のデータビットが実際にセッ
トされたことを示す。
【０００７】
この発明に従うと、マイクロコントローラは、データの圧縮および復元を行な
うダイレクトメモリアクセス（ＤＭＡ）コントローラを含む。具体的には、この
ＤＭＡコントローラは、調整され得かつ転送項目サイズからは独立したソース増
分値および宛先増分値を有する。ソースポインタおよび宛先ポインタはメモリ内
のブロックにセットされ得、ソースブロックには先頭バイトが破棄されることに
なるワードサイズのデータが含まれる。ソースは各転送後に２つ、宛先は１つ、
増分するようセットされ得る。次いで、ＤＭＡが実行されて、ソース内の各ワー
ドからバイトのデータを転送し、次のワードに増分し、宛先に対して次のバイト
を増分する。このようにして、１バイトのデータが、各ワードから、ＤＭＡを用
いながら、ほとんどプロセッサの介入なく、ストリッピングされる。
うダイレクトメモリアクセス（ＤＭＡ）コントローラを含む。具体的には、この
ＤＭＡコントローラは、調整され得かつ転送項目サイズからは独立したソース増
分値および宛先増分値を有する。ソースポインタおよび宛先ポインタはメモリ内
のブロックにセットされ得、ソースブロックには先頭バイトが破棄されることに
なるワードサイズのデータが含まれる。ソースは各転送後に２つ、宛先は１つ、
増分するようセットされ得る。次いで、ＤＭＡが実行されて、ソース内の各ワー
ドからバイトのデータを転送し、次のワードに増分し、宛先に対して次のバイト
を増分する。このようにして、１バイトのデータが、各ワードから、ＤＭＡを用
いながら、ほとんどプロセッサの介入なく、ストリッピングされる。
【０００８】 これは、ＤＭＡに関連して拡張された読出をサポートする非同期シリアルポー
トを用いる際に特に有用である。データのシーケンスがそのシリアルポートから
読まれ得るが、各７または８ビット値はＤＭＡコントローラによって記憶される
対応のステータスバイトを有している。これらのステータスバイトがアドレスビ
ットまたはエラービットに対して調べられると、ＤＭＡは必要とされないデータ
バイトを「ストリッピング」するようにプログラムされ得る。
トを用いる際に特に有用である。データのシーケンスがそのシリアルポートから
読まれ得るが、各７または８ビット値はＤＭＡコントローラによって記憶される
対応のステータスバイトを有している。これらのステータスバイトがアドレスビ
ットまたはエラービットに対して調べられると、ＤＭＡは必要とされないデータ
バイトを「ストリッピング」するようにプログラムされ得る。
【０００９】 同様に、ＤＭＡ転送の実行前に、バイトレベルのデータがワードに拡張され得
、拡張された書込バイトがデータの前に付加されて、ＤＭＡコントローラにより
、拡張された書込をサポートする非同期シリアルポートへの転送が行なわれる。
、拡張された書込バイトがデータの前に付加されて、ＤＭＡコントローラにより
、拡張された書込をサポートする非同期シリアルポートへの転送が行なわれる。
【００１０】
関連出願 以下の関連出願をここに引用により援用する： Melanie D. TypaldosおよびPatrick E. Maupinによる１９９７年８月７日提出
の「ＤＭＡを用いる非同期シリアル線を介する高速データレートをサポートする
方法および装置（A METHOD AND APPARATUS FOR SUPPORTING HIGH DATA RATES OV
ER AN ASYNCHRONOUS SERIAL LINE USING DMA）」と称される米国特許出願連続番
号第０８／９２０，９３０号。
の「ＤＭＡを用いる非同期シリアル線を介する高速データレートをサポートする
方法および装置（A METHOD AND APPARATUS FOR SUPPORTING HIGH DATA RATES OV
ER AN ASYNCHRONOUS SERIAL LINE USING DMA）」と称される米国特許出願連続番
号第０８／９２０，９３０号。
【００１１】 Melanie D. Typaldosにより同時提出された「レジスタ単位でのアドレスマッ
チングのために用いられるユアートキャラクタマッチング（UART CHARACTER MAT
CHING USED FOR ADDRESS MATCHING ON A REGISTER-BY-REGISTER BASIS）」と称
される米国特許出願代理人番号第Ａ９８２０１ＵＳ号。
チングのために用いられるユアートキャラクタマッチング（UART CHARACTER MAT
CHING USED FOR ADDRESS MATCHING ON A REGISTER-BY-REGISTER BASIS）」と称
される米国特許出願代理人番号第Ａ９８２０１ＵＳ号。
【００１２】 図１Ａを参照して、この発明に従って実施される典型的なマイクロコントロー
ラＭのブロック図を示す。このようなマイクロコントローラは好ましくは単一の
モノリシック集積回路上において実施される。
ラＭのブロック図を示す。このようなマイクロコントローラは好ましくは単一の
モノリシック集積回路上において実施される。
【００１３】 このマイクロコントローラＭは、好ましくは、実行ユニット１２４とシステム
周辺装置１７４とメモリ周辺装置１７６とシリアル通信周辺装置１７２とを結合
する内部バス１００を含む。実行ユニット１２４はこの開示される実施例におい
てはCalifornia州SunnyvaleのAdvanced Micro Devices Inc.からのさまざまなマ
イクロコントローラにおいて実現されるＡＭ１８６命令セットと互換性がある。
さまざまな他の実行ユニットをこの実行ユニット１２４の代わりに用いてもよい
。システム周辺装置１７４には、マスク不可割込（ＮＭＩ）、マイクロコントロ
ーラリセットおよびシステムリセットを発生させるウォッチドッグタイマ（ＷＤ
Ｔ）１０４が含まれる。１５のチャネルの使用を介して３６のマスク可能割込ソ
ースをサポートするための割込コントローラ１０８もシステム周辺装置として設
けられる。１つの開示されるシステム周辺装置は３チャネルタイマ制御ユニット
１１２である。このタイマ制御ユニット１１２は３つの１６ビットプログラマブ
ルタイマを含む。もう１つのシステム周辺装置は４つのチャネル０〜３を伴う汎
用ダイレクトメモリアクセス（ＤＭＡ）ユニット１１６である。このマイクロコ
ントローラＭのプログラマブルＩ／Ｏユニット１３２はユーザプログラマブル入
力／出力信号（ＰＩＯｓ）をサポートする。この開示される実施例では、４８の
ＰＩＯｓが設けられる。
周辺装置１７４とメモリ周辺装置１７６とシリアル通信周辺装置１７２とを結合
する内部バス１００を含む。実行ユニット１２４はこの開示される実施例におい
てはCalifornia州SunnyvaleのAdvanced Micro Devices Inc.からのさまざまなマ
イクロコントローラにおいて実現されるＡＭ１８６命令セットと互換性がある。
さまざまな他の実行ユニットをこの実行ユニット１２４の代わりに用いてもよい
。システム周辺装置１７４には、マスク不可割込（ＮＭＩ）、マイクロコントロ
ーラリセットおよびシステムリセットを発生させるウォッチドッグタイマ（ＷＤ
Ｔ）１０４が含まれる。１５のチャネルの使用を介して３６のマスク可能割込ソ
ースをサポートするための割込コントローラ１０８もシステム周辺装置として設
けられる。１つの開示されるシステム周辺装置は３チャネルタイマ制御ユニット
１１２である。このタイマ制御ユニット１１２は３つの１６ビットプログラマブ
ルタイマを含む。もう１つのシステム周辺装置は４つのチャネル０〜３を伴う汎
用ダイレクトメモリアクセス（ＤＭＡ）ユニット１１６である。このマイクロコ
ントローラＭのプログラマブルＩ／Ｏユニット１３２はユーザプログラマブル入
力／出力信号（ＰＩＯｓ）をサポートする。この開示される実施例では、４８の
ＰＩＯｓが設けられる。
【００１４】 この開示されるマイクロコントローラのメモリ周辺装置１７６には、ＤＲＡＭ
コントローラ１７０と、ＲＡＭまたはＲＯＭへのグルーレスインターフェイス１
６８と、チップセレクトユニット１２６とが含まれる。この開示される実施例で
は、ＤＲＡＭコントローラ１７０はマイクロコントローラＭに十分に統合される
。さらに、この開示される実施例では、チップセレクトユニット１２６は、メモ
リ装置とともに用いるための６つのチップセレクト出力と、周辺装置とともに用
いるための８つのチップセレクト出力とを与える。
コントローラ１７０と、ＲＡＭまたはＲＯＭへのグルーレスインターフェイス１
６８と、チップセレクトユニット１２６とが含まれる。この開示される実施例で
は、ＤＲＡＭコントローラ１７０はマイクロコントローラＭに十分に統合される
。さらに、この開示される実施例では、チップセレクトユニット１２６は、メモ
リ装置とともに用いるための６つのチップセレクト出力と、周辺装置とともに用
いるための８つのチップセレクト出力とを与える。
【００１５】 万能非同期受信機／送信機（ＵＡＲＴ）１３６として実施される低速シリアル
ポートはシリアル通信周辺装置として設けられる。この低速ＵＡＲＴ１３６は、
典型的には、当業界において公知である標準的な１６５５０ＵＡＲＴと互換性が
ある。この開示される実施例におけるもう１つのシリアル通信周辺装置は同期シ
リアルインターフェイス（ＳＳＩ）１４０である。好ましくはこのマイクロコン
トローラＭは標準的な同期シリアルチャネルである同期シリアルインタフェース
１４０においてマスタとして働く。
ポートはシリアル通信周辺装置として設けられる。この低速ＵＡＲＴ１３６は、
典型的には、当業界において公知である標準的な１６５５０ＵＡＲＴと互換性が
ある。この開示される実施例におけるもう１つのシリアル通信周辺装置は同期シ
リアルインターフェイス（ＳＳＩ）１４０である。好ましくはこのマイクロコン
トローラＭは標準的な同期シリアルチャネルである同期シリアルインタフェース
１４０においてマスタとして働く。
【００１６】 マイクロコントローラＭは、この開示される実施例においては、通信環境に対
し特に十分に好適とされる。この目的のため、マイクロコントローラＭのシリア
ル通信周辺装置１７２には多数の高速通信コントローラが含まれており、ハイレ
ベルデータリンクコントロール（ＨＤＬＣ）コントローラ１４４、ユニバーサル
シリアルバス（ＵＳＢ）コントローラ１４６、および高速シリアルポート（ＨＳ
ＵＡＲＴ）１４８が含まれる。この開示されるＨＤＬＣコントローラ１４４は４
つのＨＤＬＣチャネル１６４を与える。これらＨＤＬＣチャネル１６４およびＵ
ＳＢコントローラ１４６は「SmartＤＭＡ」ユニット１５０によって書込および
読出が行われ得るが、このユニットはＤＭＡチャネルの対を介してアクセスされ
る連鎖されたバッファを可能にするものである。SmartＤＭＡユニット１５０は
過度な実行ユニット１２４の介入を伴うことなく大きな割合のパケット化された
転送を斟酌する。このSmartＤＭＡユニット１５０は好ましくは４つのSmartＤＭ
ＡコントローラSmartＤＭＡ０〜３からなり、それらの各々はＤＭＡチャネルの
対からなる。
し特に十分に好適とされる。この目的のため、マイクロコントローラＭのシリア
ル通信周辺装置１７２には多数の高速通信コントローラが含まれており、ハイレ
ベルデータリンクコントロール（ＨＤＬＣ）コントローラ１４４、ユニバーサル
シリアルバス（ＵＳＢ）コントローラ１４６、および高速シリアルポート（ＨＳ
ＵＡＲＴ）１４８が含まれる。この開示されるＨＤＬＣコントローラ１４４は４
つのＨＤＬＣチャネル１６４を与える。これらＨＤＬＣチャネル１６４およびＵ
ＳＢコントローラ１４６は「SmartＤＭＡ」ユニット１５０によって書込および
読出が行われ得るが、このユニットはＤＭＡチャネルの対を介してアクセスされ
る連鎖されたバッファを可能にするものである。SmartＤＭＡユニット１５０は
過度な実行ユニット１２４の介入を伴うことなく大きな割合のパケット化された
転送を斟酌する。このSmartＤＭＡユニット１５０は好ましくは４つのSmartＤＭ
ＡコントローラSmartＤＭＡ０〜３からなり、それらの各々はＤＭＡチャネルの
対からなる。
【００１７】 ＨＳＵＡＲＴ１４８はマイクロコントローラＭの外部の装置に対しバスを介し
て非同期シリアルリンクを形成するよう働く。この非同期な性質は、ＨＳＵＡＲ
Ｔ１４８がデータをクロックするのに別途のクロック信号を与えないことを示す
。その代わりに、データの送受信速度は予め定められるかまたは自動ボー処理を
介して決定され独立して送信端および受信端で制御されなければならない。この
データ速度はボーレートとして公知である。マイクロコントローラＭは複数のＨ
ＳＵＡＲＴ１４８を含んでもよいことを理解されたい。
て非同期シリアルリンクを形成するよう働く。この非同期な性質は、ＨＳＵＡＲ
Ｔ１４８がデータをクロックするのに別途のクロック信号を与えないことを示す
。その代わりに、データの送受信速度は予め定められるかまたは自動ボー処理を
介して決定され独立して送信端および受信端で制御されなければならない。この
データ速度はボーレートとして公知である。マイクロコントローラＭは複数のＨ
ＳＵＡＲＴ１４８を含んでもよいことを理解されたい。
【００１８】 この開示されるＨＤＬＣコントローラ１４４はさらにインターフェイスマルチ
プレクサ１６２を含む。このマルチプレクサ１６２は４つのＨＤＬＣチャネル１
６４と４つの時間スロット割当器（ＴＳＡ）１６６と多数の外部バスとを結合す
る。具体的には、時間スロット割当器を用いてるかまたは他の態様で、ＨＤＬＣ
チャネル１６４は、パルスコード変調（ＰＣＭ）ハイウェイ、汎用回路インター
フェイス（ＧＣＩ）、ＩＳＤＮ志向型モジュラーインターフェイスリビジョン２
（ＩＯＭ−２）シリアルバス、データ搬送装置（ＤＣＥ）シリアルインターフェ
イス、ならびに、パケット化された通信を頻繁に用いる他の汎用インターフェイ
スおよび特化インターフェイスに選択的に結合され得る。さらに、このＨＤＬＣ
チャネル１６４は、ＨＤＬＣ、ＳＤＬＣ、平衡リンクアクセス手順（ＬＡＰＢ）
、Ｄチャネル上リンクアクセス手順（ＬＡＰＤ）およびＰＰＰをサポートし、上
で注記したように、それらの各々は、等時性または等時型通信を行なうためにシ
リアルフレームの一部を各ＨＤＬＣに割当てる独立した時間スロット割当器１６
６を含む。
プレクサ１６２を含む。このマルチプレクサ１６２は４つのＨＤＬＣチャネル１
６４と４つの時間スロット割当器（ＴＳＡ）１６６と多数の外部バスとを結合す
る。具体的には、時間スロット割当器を用いてるかまたは他の態様で、ＨＤＬＣ
チャネル１６４は、パルスコード変調（ＰＣＭ）ハイウェイ、汎用回路インター
フェイス（ＧＣＩ）、ＩＳＤＮ志向型モジュラーインターフェイスリビジョン２
（ＩＯＭ−２）シリアルバス、データ搬送装置（ＤＣＥ）シリアルインターフェ
イス、ならびに、パケット化された通信を頻繁に用いる他の汎用インターフェイ
スおよび特化インターフェイスに選択的に結合され得る。さらに、このＨＤＬＣ
チャネル１６４は、ＨＤＬＣ、ＳＤＬＣ、平衡リンクアクセス手順（ＬＡＰＢ）
、Ｄチャネル上リンクアクセス手順（ＬＡＰＤ）およびＰＰＰをサポートし、上
で注記したように、それらの各々は、等時性または等時型通信を行なうためにシ
リアルフレームの一部を各ＨＤＬＣに割当てる独立した時間スロット割当器１６
６を含む。
【００１９】 図１Ｂを参照して、この発明に従って実施されるマイクロコントローラＭの例
示的ピン配置図を示す。図示されているのは、クロック１０２に対するクロック
ピン配置と、バスインターフェイスユニット１２０に対するアドレスおよびアド
レス／データバスピン配置と、これも概してバスインターフェイスユニット１２
０に対するバスステータスおよび制御ピン配置と、タイマ制御ユニット１１２に
結合されるタイマ制御ピン配置と、ＵＳＢコントローラ１４６に対するＵＳＢ制
御および送受信機制御ピン配置と、同期シリアルインターフェイス１４０に対す
る同期シリアルコントローラピン配置と、プログラマブルＩ／Ｏユニット１３２
２対するプログラマブルＩ／Ｏピン配置と、リセット制御ピン配置と、チップセ
レクトユニット１２６およびバスインターフェイスユニット１２０の両方に結合
されるメモリおよび周辺制御ピン配置と、汎用ＤＭＡユニット１１６およびSmar
tＤＭＡユニット１５０に対するＤＭＡ制御ピン配置と、ＨＤＬＣコントローラ
１４４に結合するためのＨＤＬＣチャネル／ＤＣＥインターフェイス／ＰＣＭイ
ンターフェイスピン配置と、低速ＵＡＲＴ１３６に対するＵＡＲＴピン配置と、
ＨＳＵＡＲＴ１４８に対する高速ＵＡＲＴピン配置とである。これらのピン配置
はすべて当然のことながら例示的なものであり、幅広い範囲のさまざまな他の機
能ユニットおよび関連のピン配置がこの発明の精神を逸脱することなく用いられ
得る。たとえば、図１Ａからの多数の通信および汎用周辺装置の両方がこの発明
の精神から逸脱することなく除去または追加され得る。
示的ピン配置図を示す。図示されているのは、クロック１０２に対するクロック
ピン配置と、バスインターフェイスユニット１２０に対するアドレスおよびアド
レス／データバスピン配置と、これも概してバスインターフェイスユニット１２
０に対するバスステータスおよび制御ピン配置と、タイマ制御ユニット１１２に
結合されるタイマ制御ピン配置と、ＵＳＢコントローラ１４６に対するＵＳＢ制
御および送受信機制御ピン配置と、同期シリアルインターフェイス１４０に対す
る同期シリアルコントローラピン配置と、プログラマブルＩ／Ｏユニット１３２
２対するプログラマブルＩ／Ｏピン配置と、リセット制御ピン配置と、チップセ
レクトユニット１２６およびバスインターフェイスユニット１２０の両方に結合
されるメモリおよび周辺制御ピン配置と、汎用ＤＭＡユニット１１６およびSmar
tＤＭＡユニット１５０に対するＤＭＡ制御ピン配置と、ＨＤＬＣコントローラ
１４４に結合するためのＨＤＬＣチャネル／ＤＣＥインターフェイス／ＰＣＭイ
ンターフェイスピン配置と、低速ＵＡＲＴ１３６に対するＵＡＲＴピン配置と、
ＨＳＵＡＲＴ１４８に対する高速ＵＡＲＴピン配置とである。これらのピン配置
はすべて当然のことながら例示的なものであり、幅広い範囲のさまざまな他の機
能ユニットおよび関連のピン配置がこの発明の精神を逸脱することなく用いられ
得る。たとえば、図１Ａからの多数の通信および汎用周辺装置の両方がこの発明
の精神から逸脱することなく除去または追加され得る。
【００２０】 この発明に従う技術および回路は幅広い範囲のさまざまなマイクロコントロー
ラおよび他の同様の環境に適用され得る。「マイクロコントローラ」という用語
それ自体は業界においてさまざまな定義を有する。一部の企業は、それがオンボ
ードメモリを有さない場合、付加的な特徴（たとえばＩ／Ｏなど）を伴うプロセ
ッサコアを「マイクロプロセッサ」として称し、デジタル信号プロセッサ（ＤＳ
Ｐ）が現在特別なコントローラ機能および汎用コントローラ機能の両方に対し用
いられる。ここで用いられるとおりでは、「マイクロコントローラ」という用語
はすべての製品を包含し、一般には単一のモノリシック集積回路上ですべて実施
される追加された機能性を伴う実行ユニットを意味する。
ラおよび他の同様の環境に適用され得る。「マイクロコントローラ」という用語
それ自体は業界においてさまざまな定義を有する。一部の企業は、それがオンボ
ードメモリを有さない場合、付加的な特徴（たとえばＩ／Ｏなど）を伴うプロセ
ッサコアを「マイクロプロセッサ」として称し、デジタル信号プロセッサ（ＤＳ
Ｐ）が現在特別なコントローラ機能および汎用コントローラ機能の両方に対し用
いられる。ここで用いられるとおりでは、「マイクロコントローラ」という用語
はすべての製品を包含し、一般には単一のモノリシック集積回路上ですべて実施
される追加された機能性を伴う実行ユニットを意味する。
【００２１】 図２を参照して、さらに示されるのはＤＭＡユニット１１６およびここでは非
同期シリアルポート（ＡＳＰ）１４８として記載される高速ＵＡＲＴ１４８であ
る。これは、「ＤＭＡを用いて非同期シリアル線を介して高速データレートをサ
ポートするための方法および装置（A METHOD AND APPARATUS FOR SUPPORTING HI
GH DATA RATES OVER AN ASYNCHRONOUS SERIAL LINE USING DMA）」と題される先
に援用された出願にさらに記載されている。ＡＳＰ１４８は、「アドレスビット
」を余分のシリアルビットとして用いる非同期シリアルプロトコルをサポートし
得る。
同期シリアルポート（ＡＳＰ）１４８として記載される高速ＵＡＲＴ１４８であ
る。これは、「ＤＭＡを用いて非同期シリアル線を介して高速データレートをサ
ポートするための方法および装置（A METHOD AND APPARATUS FOR SUPPORTING HI
GH DATA RATES OVER AN ASYNCHRONOUS SERIAL LINE USING DMA）」と題される先
に援用された出願にさらに記載されている。ＡＳＰ１４８は、「アドレスビット
」を余分のシリアルビットとして用いる非同期シリアルプロトコルをサポートし
得る。
【００２２】 図３を参照して、そのようなプロトコルを用いる非同期シリアル伝送が示され
る。スタートビット２００の後、ＡＳＰ１４８は７または８のデータビット２０
２を送信または受信する。これらは、非同期プロトコルにおいて、低次ビットが
最初に送られる標準データビットである。７または８のデータビット２０２の後
、しかしながら、ＡＳＰ１４８によりサポートされるアドレスビットプロトコル
がオプションとしてのアドレスビットＡＢ２０４を可能にする。このアドレスビ
ットは典型的にはＡＳＰ１４８によって送信または受信される８番目または９番
目のビットのいずれかであり、典型的にはたとえば１つのマスタ装置が複数のス
レーブ装置を制御することを必要とするマルチドロップ適用例のような適用例に
おいて用いられる。アドレスビットと称されるが、このビットは、フローおよび
他の制御のためにスレーブ装置内で割込を効果的に引起す拡張されたビットとし
て働き得る。このアドレスビットプロトコルは当該技術において公知である。
る。スタートビット２００の後、ＡＳＰ１４８は７または８のデータビット２０
２を送信または受信する。これらは、非同期プロトコルにおいて、低次ビットが
最初に送られる標準データビットである。７または８のデータビット２０２の後
、しかしながら、ＡＳＰ１４８によりサポートされるアドレスビットプロトコル
がオプションとしてのアドレスビットＡＢ２０４を可能にする。このアドレスビ
ットは典型的にはＡＳＰ１４８によって送信または受信される８番目または９番
目のビットのいずれかであり、典型的にはたとえば１つのマスタ装置が複数のス
レーブ装置を制御することを必要とするマルチドロップ適用例のような適用例に
おいて用いられる。アドレスビットと称されるが、このビットは、フローおよび
他の制御のためにスレーブ装置内で割込を効果的に引起す拡張されたビットとし
て働き得る。このアドレスビットプロトコルは当該技術において公知である。
【００２３】 オプションとしてのアドレスビットＡＢ２０４の後、次いで、オプションとし
てのパリティビットＰＢ２０６にストップビットＳＴ２０８が続き、次いで、オ
プションとしての第２のストップビットＳＴ２１０が続く。
てのパリティビットＰＢ２０６にストップビットＳＴ２０８が続き、次いで、オ
プションとしての第２のストップビットＳＴ２１０が続く。
【００２４】 図２に戻って、ＤＭＡユニット１１６およびＡＳＰ１４８は、図３に示される
ようにアドレスビットＡＢ２０４を用いるデータを送り受取る際に役立つであろ
うこの発明に従う付加的な特徴を有する。これらの特徴は、ここではＤＭＡレジ
スタ２１２およびＡＳＰレジスタ２１４として示される、ＤＭＡユニット１１６
およびＡＳＰ１４８内のレジスタの組を調べることによって最もよく理解される
。ＤＭＡレジスタ２１２は図６Ａ〜図６Ｅを参照してさらに詳細に論じられ、Ａ
ＳＰレジスタ２１４は図７Ａ〜図７Ｇを参照してさらに論じられる。
ようにアドレスビットＡＢ２０４を用いるデータを送り受取る際に役立つであろ
うこの発明に従う付加的な特徴を有する。これらの特徴は、ここではＤＭＡレジ
スタ２１２およびＡＳＰレジスタ２１４として示される、ＤＭＡユニット１１６
およびＡＳＰ１４８内のレジスタの組を調べることによって最もよく理解される
。ＤＭＡレジスタ２１２は図６Ａ〜図６Ｅを参照してさらに詳細に論じられ、Ａ
ＳＰレジスタ２１４は図７Ａ〜図７Ｇを参照してさらに論じられる。
【００２５】 バイトからワードへの拡張およびワードからバイトへの圧縮ＤＭＡユニット この発明に従うマイクロコントローラＭの１つの局面では、ＤＭＡユニット１
１６は２つの異なるデータサイズを有するソースと宛先との間における転送中に
データを圧縮し復元し得る。たとえば、ＤＭＡユニット１１６はソースメモリブ
ロックからバイト単位でデータを読出し、読出された各バイトのデータを連続す
るワードの低（または高）次バイトとして宛先メモリブロックに書込み得る。逆
に、このＤＭＡユニットは連続するワードの低次バイトをソースブロックから読
出して、次いでそれらの読出されたバイトを逐次宛先ブロックに記憶し得る。こ
のことは、ＡＳＰ１４８に関連する場合において、それが拡張された読出および
書込モードにおいて用いられる際に特に有用である。以下に図７Ａ〜図７Ｇを参
照してさらに論じられるが、同時係属出願「ＤＭＡを用いて非同期シリアル線を
介して高速データレートをサポートするための方法および装置（A METHOD AND A
PPARATUS FOR SUPPORTING HIGH DATA RATES OVER AN ASYNCHRONOUS SERIAL LINE
USING DMA）」において記載されるように、ＡＳＰ１４８は７または８のビット
データ単位をシリアル線を介して読込得るが、そのデータを、１６ビットワード
に、そのＩ／Ｏ読出に対応するアドレスビットおよびステータスビットの両方と
ともに記憶する。これらは図７Ｇにおいてさらに示され、後に論じられるが、ま
とめると、パリティエラー、オーバーランエラー、フレーム付けエラー、キャラ
クタマッチ、ブレーク、アドレスビット、および他のステータスが、実際に受取
られた７または８ビットのデータとともに記憶され得る。これがＤＭＡを用いて
実行されると、それによって、実行ユニット１２４は戻って、受取られたデータ
を調べることにより、エラーが生じたかもしれない場所またはアドレスビットが
セットされたかもしれない場所を判断し、それに従ってデータを処理する。
１６は２つの異なるデータサイズを有するソースと宛先との間における転送中に
データを圧縮し復元し得る。たとえば、ＤＭＡユニット１１６はソースメモリブ
ロックからバイト単位でデータを読出し、読出された各バイトのデータを連続す
るワードの低（または高）次バイトとして宛先メモリブロックに書込み得る。逆
に、このＤＭＡユニットは連続するワードの低次バイトをソースブロックから読
出して、次いでそれらの読出されたバイトを逐次宛先ブロックに記憶し得る。こ
のことは、ＡＳＰ１４８に関連する場合において、それが拡張された読出および
書込モードにおいて用いられる際に特に有用である。以下に図７Ａ〜図７Ｇを参
照してさらに論じられるが、同時係属出願「ＤＭＡを用いて非同期シリアル線を
介して高速データレートをサポートするための方法および装置（A METHOD AND A
PPARATUS FOR SUPPORTING HIGH DATA RATES OVER AN ASYNCHRONOUS SERIAL LINE
USING DMA）」において記載されるように、ＡＳＰ１４８は７または８のビット
データ単位をシリアル線を介して読込得るが、そのデータを、１６ビットワード
に、そのＩ／Ｏ読出に対応するアドレスビットおよびステータスビットの両方と
ともに記憶する。これらは図７Ｇにおいてさらに示され、後に論じられるが、ま
とめると、パリティエラー、オーバーランエラー、フレーム付けエラー、キャラ
クタマッチ、ブレーク、アドレスビット、および他のステータスが、実際に受取
られた７または８ビットのデータとともに記憶され得る。これがＤＭＡを用いて
実行されると、それによって、実行ユニット１２４は戻って、受取られたデータ
を調べることにより、エラーが生じたかもしれない場所またはアドレスビットが
セットされたかもしれない場所を判断し、それに従ってデータを処理する。
【００２６】 しかしながら、一旦エラーが調べられアドレスビットが処理されると、典型的
にはその受取られたデータはもはやその関連付けられるステータスを必要としな
い。つまり、実行ユニット１２４は、次いで、データをワードとしての代わりに
バイト内に７または８ビットデータとして記憶し得る。
にはその受取られたデータはもはやその関連付けられるステータスを必要としな
い。つまり、実行ユニット１２４は、次いで、データをワードとしての代わりに
バイト内に７または８ビットデータとして記憶し得る。
【００２７】 ＤＭＡユニット１１６が特に有利なのはこの点である。図４を参照して、示さ
れるのは、論じられたＡＳＰユニット１４８からのデータを処理するＤＭＡユニ
ット１１６である。ＤＭＡユニット１１６はこのデータをメモリ２１６において
一連のデータおよびステータスバイトとしてブロック２１８内に記憶し、これら
は、ＤＡＴＡ１、ＳＴＡＴＵＳ１、ＤＡＴＡ２、ＳＴＡＴＵＳ２などとして示さ
れる。したがって、各７または８ビットデータ値ＤＡＴＡ１〜ＤＡＴＡｎはその
関連付けられるステータスバイトＳＴＡＴＵＳ１〜ＳＴＡＴＵＳｎと組合せられ
ると１６ビットを占める。
れるのは、論じられたＡＳＰユニット１４８からのデータを処理するＤＭＡユニ
ット１１６である。ＤＭＡユニット１１６はこのデータをメモリ２１６において
一連のデータおよびステータスバイトとしてブロック２１８内に記憶し、これら
は、ＤＡＴＡ１、ＳＴＡＴＵＳ１、ＤＡＴＡ２、ＳＴＡＴＵＳ２などとして示さ
れる。したがって、各７または８ビットデータ値ＤＡＴＡ１〜ＤＡＴＡｎはその
関連付けられるステータスバイトＳＴＡＴＵＳ１〜ＳＴＡＴＵＳｎと組合せられ
ると１６ビットを占める。
【００２８】 ＤＭＡユニット１１６は、しかしながら、次いで、実行ユニット１２４によっ
てプログラミングされることによりブロック２１８からメモリ２１６内の別のブ
ロック２２０に転送を実行し得るが、このブロックは単にある数の逐次データ値
ＤＡＴＡ１〜ＤＡＴＡｎをそれらの関連のステータスなしで含むにすぎない。Ｄ
ＭＡユニット１１６はまず第１のデータ項目ＤＡＴＡ１を読出し、ブロック２１
８から次いでそれをブロック２２０内の宛先位置ＤＡＴＡ１に書込む。次いで、
しかしながら、ＤＭＡユニット１１６はブロック２２０内の宛先アドレスを１だ
け増分するが、同時にブロック２１８内のソースアドレスは２だけ増分する。し
たがって、ブロック２１８から読出される次のデータ項目はＤＡＴＡ２（ＳＴＡ
ＴＵＳ１は飛ばされる）であり、これが次いで第１のデータ項目ＤＡＴＡ１の直
後にバイトとして宛先ブロック２２０に書込まれる。これが繰返されることによ
り、元の１６ビットデータおよびステータス値が単に８ビットデータ値となるよ
うにデータを圧縮する。
てプログラミングされることによりブロック２１８からメモリ２１６内の別のブ
ロック２２０に転送を実行し得るが、このブロックは単にある数の逐次データ値
ＤＡＴＡ１〜ＤＡＴＡｎをそれらの関連のステータスなしで含むにすぎない。Ｄ
ＭＡユニット１１６はまず第１のデータ項目ＤＡＴＡ１を読出し、ブロック２１
８から次いでそれをブロック２２０内の宛先位置ＤＡＴＡ１に書込む。次いで、
しかしながら、ＤＭＡユニット１１６はブロック２２０内の宛先アドレスを１だ
け増分するが、同時にブロック２１８内のソースアドレスは２だけ増分する。し
たがって、ブロック２１８から読出される次のデータ項目はＤＡＴＡ２（ＳＴＡ
ＴＵＳ１は飛ばされる）であり、これが次いで第１のデータ項目ＤＡＴＡ１の直
後にバイトとして宛先ブロック２２０に書込まれる。これが繰返されることによ
り、元の１６ビットデータおよびステータス値が単に８ビットデータ値となるよ
うにデータを圧縮する。
【００２９】 図５に戻って、逆が、ＡＳＰ１４８による外部データの書込に対して示される
。ここでは、ソースデータブロック２２２には、マイクロコントローラＭが外部
非同期シリアル線に送るべきデータが含まれる。このデータは、メモリのバイト
内において７または８ビットを各々が占める４つのデータ項目ＤＡＴＡ４を含む
。ＤＭＡユニット１１６は、ブロック２２２においてこれらデータ項目のうち最
初の項目ＤＡＴＡ１を読出し次いでそのデータ項目ＤＡＴＡ１を宛先ブロック２
２４に書込むようプログラムされる。次いで、データブロック２２２内のソース
アドレスが増分されるが、宛先ブロック２２４内の宛先アドレスは２だけ増分さ
れる。したがって、次のデータ項目ＤＡＴＡ２がソースブロック２２２から読出
されるが、２バイトあとに宛先ブロック２２４に書込まれる。
。ここでは、ソースデータブロック２２２には、マイクロコントローラＭが外部
非同期シリアル線に送るべきデータが含まれる。このデータは、メモリのバイト
内において７または８ビットを各々が占める４つのデータ項目ＤＡＴＡ４を含む
。ＤＭＡユニット１１６は、ブロック２２２においてこれらデータ項目のうち最
初の項目ＤＡＴＡ１を読出し次いでそのデータ項目ＤＡＴＡ１を宛先ブロック２
２４に書込むようプログラムされる。次いで、データブロック２２２内のソース
アドレスが増分されるが、宛先ブロック２２４内の宛先アドレスは２だけ増分さ
れる。したがって、次のデータ項目ＤＡＴＡ２がソースブロック２２２から読出
されるが、２バイトあとに宛先ブロック２２４に書込まれる。
【００３０】 そのデータが実際に送信される前において、実行ユニット１２４によって、宛
先ブロック２２４内においてデータ項目ＤＡＴＡ１〜ＤＡＴＡ４の介入バイトに
記憶されるアドレスビットをクリアすることが望ましいかもしれない。ここにお
いては、３つのアドレスビット２２６がクリアされて示され、１つのアドレスビ
ット２２８がセットされて示される。
先ブロック２２４内においてデータ項目ＤＡＴＡ１〜ＤＡＴＡ４の介入バイトに
記憶されるアドレスビットをクリアすることが望ましいかもしれない。ここにお
いては、３つのアドレスビット２２６がクリアされて示され、１つのアドレスビ
ット２２８がセットされて示される。
【００３１】 ＤＭＡユニット１１６は、次いで、ＡＳＰ１４８の拡張された書込能力を用い
てＡＳＰ１４８に対しワードサイズの書込を実行するようプログラムされる。高
次バイトの低次ビットを次いでデータ送信のためのアドレスビットとして用い、
その結果４つの例示されるデータ項目２３０、２３２、２３４および２３６が与
えられ、それらのうち最初のデータ項目はそのアドレスビットがセットされ残り
のデータ項目はセットされていない。
てＡＳＰ１４８に対しワードサイズの書込を実行するようプログラムされる。高
次バイトの低次ビットを次いでデータ送信のためのアドレスビットとして用い、
その結果４つの例示されるデータ項目２３０、２３２、２３４および２３６が与
えられ、それらのうち最初のデータ項目はそのアドレスビットがセットされ残り
のデータ項目はセットされていない。
【００３２】 ＤＭＡユニット１１６は２つ以上のＤＭＡチャネルを含んでもよく、それらＤ
ＭＡチャネルは循環バッファとして実施され得る。さらに、図４の２つのチャネ
ルを、それらのうち１つのチャネルがＡＳＰ１４８から拡張されたデータを読出
し次いでそれをバッファ２１８として実施される循環バッファに書込み、次いで
第２のチャネルがバッファ２１８から読出を行なってデータを宛先バッファ２２
０に圧縮するように実施することも考えられ得る。
ＭＡチャネルは循環バッファとして実施され得る。さらに、図４の２つのチャネ
ルを、それらのうち１つのチャネルがＡＳＰ１４８から拡張されたデータを読出
し次いでそれをバッファ２１８として実施される循環バッファに書込み、次いで
第２のチャネルがバッファ２１８から読出を行なってデータを宛先バッファ２２
０に圧縮するように実施することも考えられ得る。
【００３３】 ＤＭＡユニット１１６によってデータの圧縮および復元を行なうことにより、
実行ユニット１２４は、ＤＭＡユニット１１６がＡＳＰ１４８にデータを送りま
たはＡＳＰ１４８からデータを受取る前にデータから不要なステータス情報をス
トリッピングしたりまたはデータに不要なステータス情報を追加するよう必要と
されるオーバーヘッドを処理することから解放される。
実行ユニット１２４は、ＤＭＡユニット１１６がＡＳＰ１４８にデータを送りま
たはＡＳＰ１４８からデータを受取る前にデータから不要なステータス情報をス
トリッピングしたりまたはデータに不要なステータス情報を追加するよう必要と
されるオーバーヘッドを処理することから解放される。
【００３４】 図６Ａ〜図６Ｅを参照して、この発明に従って圧縮および復元を実施するため
に用いられるＤＭＡレジスタ２１２の５つが示される。図６Ａでは、汎用ＤＭＡ
チャネル「ｘ」制御レジスタＧＤｘＣＯＮ０ ３００が示される（４つのチャネ
ルの場合、「ｘ」は１から４となることに注意されたい）。
に用いられるＤＭＡレジスタ２１２の５つが示される。図６Ａでは、汎用ＤＭＡ
チャネル「ｘ」制御レジスタＧＤｘＣＯＮ０ ３００が示される（４つのチャネ
ルの場合、「ｘ」は１から４となることに注意されたい）。
【００３５】 ＧＤｘＣＯＮ０レジスタ３００は多数の標準汎用ＤＭＡ制御ビット、たとえば
、スタート／ストップビットＳＴ３０２、オートスタートビットＡＳＴ３０４、
ターミナルカウントストップビットＴＣ３０６、割込可能化ビットＩＮＴ３０８
、優先順位フィールドＰ３１０、およびＤＭＡ要求ソースフィールドＤＳＥＬ３
１２などを含む。
、スタート／ストップビットＳＴ３０２、オートスタートビットＡＳＴ３０４、
ターミナルカウントストップビットＴＣ３０６、割込可能化ビットＩＮＴ３０８
、優先順位フィールドＰ３１０、およびＤＭＡ要求ソースフィールドＤＳＥＬ３
１２などを含む。
【００３６】 ＧＤｘＣＯＮ０レジスタ３００はさらに転送サイズビットＴＳ３１４も含む。
このビットは、チャネルが１回につきデータのバイト（ＴＳ＝０または１’ｂ０
）を転送するかまたは１回につきワード（ＴＳ＝１’ｂ１）を転送するかを選択
する。この発明の圧縮機能および復元機能では、ＴＳビット３１４は概してバイ
トサイズ転送に対しては０にセットされる。
このビットは、チャネルが１回につきデータのバイト（ＴＳ＝０または１’ｂ０
）を転送するかまたは１回につきワード（ＴＳ＝１’ｂ１）を転送するかを選択
する。この発明の圧縮機能および復元機能では、ＴＳビット３１４は概してバイ
トサイズ転送に対しては０にセットされる。
【００３７】 図６Ｂを参照して、第２の汎用ＤＭＡ制御レジスタＧＤｘＣＯＮ１ ３１６が
示される。このＧＤｘＣＯＮ１レジスタ３１６も多数の標準ＤＭＡビット、たと
えば、ソースアドレス空間セレクトビットＳＭ／*ＩＯ３１８、ソースアドレス
ラップフィールドＳＡＷ３２０、宛先アドレス空間セレクトビットＤＭ／*ＩＯ
３２２、および宛先アドレスラップフィールドＤＡＷ３２４などを含む。ＳＭ／ * ＩＯビット３１８およびＤＭ／*ＩＯビット３２２はソースおよび宛先空間がメ
モリであるかまたはＩ／Ｏであるかを選択する。
示される。このＧＤｘＣＯＮ１レジスタ３１６も多数の標準ＤＭＡビット、たと
えば、ソースアドレス空間セレクトビットＳＭ／*ＩＯ３１８、ソースアドレス
ラップフィールドＳＡＷ３２０、宛先アドレス空間セレクトビットＤＭ／*ＩＯ
３２２、および宛先アドレスラップフィールドＤＡＷ３２４などを含む。ＳＭ／ * ＩＯビット３１８およびＤＭ／*ＩＯビット３２２はソースおよび宛先空間がメ
モリであるかまたはＩ／Ｏであるかを選択する。
【００３８】 ソースまたは宛先アドレス空間がメモリ内になるとき、一般には、データが送
られるかまたは受取られた後にソースおよび宛先アドレスを増分または減分する
のが望ましい。この目的のため、２つのフィールド、ソース増分フィールドＳＩ
ＮＣ３２６と宛先増分フィールドＤＩＮＣ３２８とが設けられる。これらは、各
転送後にソースおよび宛先ポインタに付加される４ビットの２の補数値である。
たとえば、ＳＩＮＣフィールド３２６またはＤＩＮＣフィールド３２８が０であ
る場合、増分は全くない。それらが２進値の１に等しい場合または４’ｂ０００
１である場合には、それらのフィールドは１だけ増分される。それらが４’ｂ０
０１０に等しい場合には、それらのポインタは２バイトだけ増分され、４’ｂ０
０１１に等しい場合には３バイトだけ増分される、というようになる。負の値に
対しては逆が真である。たとえば、２の補数形式を用いて、ＳＩＮＣフィールド
３２６またはＤＩＮＣフィールド３２８が４’ｂ１１１１に等しい場合には、ソ
ースまたは宛先アドレスは転送後に１だけ減分される。
られるかまたは受取られた後にソースおよび宛先アドレスを増分または減分する
のが望ましい。この目的のため、２つのフィールド、ソース増分フィールドＳＩ
ＮＣ３２６と宛先増分フィールドＤＩＮＣ３２８とが設けられる。これらは、各
転送後にソースおよび宛先ポインタに付加される４ビットの２の補数値である。
たとえば、ＳＩＮＣフィールド３２６またはＤＩＮＣフィールド３２８が０であ
る場合、増分は全くない。それらが２進値の１に等しい場合または４’ｂ０００
１である場合には、それらのフィールドは１だけ増分される。それらが４’ｂ０
０１０に等しい場合には、それらのポインタは２バイトだけ増分され、４’ｂ０
０１１に等しい場合には３バイトだけ増分される、というようになる。負の値に
対しては逆が真である。たとえば、２の補数形式を用いて、ＳＩＮＣフィールド
３２６またはＤＩＮＣフィールド３２８が４’ｂ１１１１に等しい場合には、ソ
ースまたは宛先アドレスは転送後に１だけ減分される。
【００３９】 別個のＳＩＮＣフィールド３２６およびＤＩＮＣフィールド３２８を与え、さ
らに、増分量または減分量がデータ項目のサイズに依存しないことにより、ＤＭ
Ａを用いたデータ圧縮および復元は影響を受ける。これについては以下に再び図
４および図５を参照して論ずる。
らに、増分量または減分量がデータ項目のサイズに依存しないことにより、ＤＭ
Ａを用いたデータ圧縮および復元は影響を受ける。これについては以下に再び図
４および図５を参照して論ずる。
【００４０】 図６Ｃおよび図６Ｄを参照して、ソースアドレスレジスタ３３０および宛先ア
ドレスレジスタ３３２を示す。最後に、図６Ｅを参照して転送カウントレジスタ
３３４を示す。これらはすべてＤＭＡ設計に関連して十分理解されるものである
。
ドレスレジスタ３３２を示す。最後に、図６Ｅを参照して転送カウントレジスタ
３３４を示す。これらはすべてＤＭＡ設計に関連して十分理解されるものである
。
【００４１】 図４および図５に戻って、および図６Ａ〜図６Ｅに示されるレジスタが与えら
れると、圧縮に対するＤＭＡユニット１１６のプログラミングおよび動作がより
よく理解される。図４において、ＡＳＰ１４８と宛先ブロック２１８との間にお
ける転送に対して、ＤＭＡユニット１１６は値の集合３３６でプログラムされる
。具体的には、ソースはＩ／Ｏ位置からとなるようセットされ、各転送後に０だ
け増分するよう（Ｉ／Ｏ位置に対して適当である）セットされ、宛先はメモリに
セットされ各転送後に２だけ増分するようセットされる。さらに、データサイズ
はワードにセットされる。これによって、各転送はＡＳＰからの１６ビットの拡
張されたシリアル読出値となり、宛先ブロック２１８にワード単位で記憶される
。
れると、圧縮に対するＤＭＡユニット１１６のプログラミングおよび動作がより
よく理解される。図４において、ＡＳＰ１４８と宛先ブロック２１８との間にお
ける転送に対して、ＤＭＡユニット１１６は値の集合３３６でプログラムされる
。具体的には、ソースはＩ／Ｏ位置からとなるようセットされ、各転送後に０だ
け増分するよう（Ｉ／Ｏ位置に対して適当である）セットされ、宛先はメモリに
セットされ各転送後に２だけ増分するようセットされる。さらに、データサイズ
はワードにセットされる。これによって、各転送はＡＳＰからの１６ビットの拡
張されたシリアル読出値となり、宛先ブロック２１８にワード単位で記憶される
。
【００４２】 圧縮機能に対しては、ＤＭＡユニット１１６は値の集合３３８でプログラムさ
れる。具体的には、ソースはメモリ内においてセットされ（ソースアドレス３３
０はソースブロック２１８のスタートにセットされる）、各転送後に２だけ増分
するようセットされる。宛先もメモリ内にセットされるが、宛先アドレスは各転
送後に１だけ増分される。最後に、転送サイズは１バイトに対してセットされる
。これは、１バイトがソースブロック２１８から読出され宛先ブロック２２０に
ＤＡＴＡ１として書込まれることを意味する。ソースアドレス３３０は、しかし
ながら、次いで２だけ増分され、その一方、宛先アドレス３３２は１だけ増分さ
れるにすぎない。次いで、データの第２のバイトＤＡＴＡ２がソースブロック２
１８から読出されＤＡＴＡ１の直後に宛先ブロック２２０に書込まれる。したが
って、ＳＴＡＴＵＳ１における不要なステータス情報が飛ばされる。
れる。具体的には、ソースはメモリ内においてセットされ（ソースアドレス３３
０はソースブロック２１８のスタートにセットされる）、各転送後に２だけ増分
するようセットされる。宛先もメモリ内にセットされるが、宛先アドレスは各転
送後に１だけ増分される。最後に、転送サイズは１バイトに対してセットされる
。これは、１バイトがソースブロック２１８から読出され宛先ブロック２２０に
ＤＡＴＡ１として書込まれることを意味する。ソースアドレス３３０は、しかし
ながら、次いで２だけ増分され、その一方、宛先アドレス３３２は１だけ増分さ
れるにすぎない。次いで、データの第２のバイトＤＡＴＡ２がソースブロック２
１８から読出されＤＡＴＡ１の直後に宛先ブロック２２０に書込まれる。したが
って、ＳＴＡＴＵＳ１における不要なステータス情報が飛ばされる。
【００４３】 宛先ブロック２２０はソースブロック２２８と実際には重複するようプログラ
ムされることもあり得、なぜならば、データがソースブロック２１８から読出さ
れた後それはもはや必要ではないからである。したがって、ソースバッファは文
字どおり宛先バッファとして用いられ、メモリ空間を節約し得る。
ムされることもあり得、なぜならば、データがソースブロック２１８から読出さ
れた後それはもはや必要ではないからである。したがって、ソースバッファは文
字どおり宛先バッファとして用いられ、メモリ空間を節約し得る。
【００４４】 図５を参照して、ＤＭＡユニット１１６の拡張能力はプログラムされた値の集
合３４０によって示される。ここにおいて、８ビットデータのソースブロック２
２２は、メモリからメモリへの転送を行なうようＤＭＡユニット１１６をセット
すること、ＳＩＮＣフィールド３２６を１の値にセットすること、しかしながら
ＤＩＮＣフィールド３２８は２の値にセットすることによって拡張される。転送
サイズビットＴＳ３１４は０にセットされ、したがってデータはバイト単位で転
送される。このプログラミングで、データバイトはソースブロック２２２から読
出されて宛先ブロック２２４に書込まれるが、ソースブロック２２２から逐次読
出される次のデータバイトは２バイト後に宛先ブロック２２４に書込まれる。実
行ユニット１２４は、次いで、アドレスビットＡＢを宛先ブロック２２４におい
て適切にセットまたはリセットし、ＡＳＰ１４８への第２のＤＭＡ転送を始める
。
合３４０によって示される。ここにおいて、８ビットデータのソースブロック２
２２は、メモリからメモリへの転送を行なうようＤＭＡユニット１１６をセット
すること、ＳＩＮＣフィールド３２６を１の値にセットすること、しかしながら
ＤＩＮＣフィールド３２８は２の値にセットすることによって拡張される。転送
サイズビットＴＳ３１４は０にセットされ、したがってデータはバイト単位で転
送される。このプログラミングで、データバイトはソースブロック２２２から読
出されて宛先ブロック２２４に書込まれるが、ソースブロック２２２から逐次読
出される次のデータバイトは２バイト後に宛先ブロック２２４に書込まれる。実
行ユニット１２４は、次いで、アドレスビットＡＢを宛先ブロック２２４におい
て適切にセットまたはリセットし、ＡＳＰ１４８への第２のＤＭＡ転送を始める
。
【００４５】 ここにおいて、プログラムされた値の集合３４２が用いられるが、これは、メ
モリにおけるソースおよびＩ／Ｏ空間における宛先を可能にし、２のソース増分
ＳＩＮＣ３２６値を可能にし宛先増分値はない。さらに、転送サイズビットＴＳ
３１４はワード転送に対して１にセットされる。この結果、拡張されたデータは
ＡＳＰ１４８に書込まれ、したがって、それはそのシリアルデータの送信におけ
る９番目のアドレスビットを制御し得る。
モリにおけるソースおよびＩ／Ｏ空間における宛先を可能にし、２のソース増分
ＳＩＮＣ３２６値を可能にし宛先増分値はない。さらに、転送サイズビットＴＳ
３１４はワード転送に対して１にセットされる。この結果、拡張されたデータは
ＡＳＰ１４８に書込まれ、したがって、それはそのシリアルデータの送信におけ
る９番目のアドレスビットを制御し得る。
【００４６】 したがって、転送されている最中のデータのサイズからは独立してソース増分
および宛先増分の独立した制御性を与えることにより、メモリの圧縮および復元
が影響を受け得る。これは、ワードデータをバイトデータに圧縮するかまたはそ
の逆を行なうことが望ましいさまざまな他の機能に対しても用いられ得る。
および宛先増分の独立した制御性を与えることにより、メモリの圧縮および復元
が影響を受け得る。これは、ワードデータをバイトデータに圧縮するかまたはそ
の逆を行なうことが望ましいさまざまな他の機能に対しても用いられ得る。
【００４７】 アドレスビットを用いたキャラクタマッチング 図７Ａ〜図７Ｇを参照して、この発明に従って別の特徴を実施するＡＳＰレジ
スタ２１４のいくつかを示す。図７Ａは、受取られたデータのキャラクタのマッ
チングのためにＡＳＰ１４８によって用いられる６つのキャラクタマッチバイト
を示す。具体的には、３つのレジスタＨＳＰＭ０ ４００、ＨＳＰＭ１ ４０２
およびＨＳＰＭ２ ４０４に６つのキャラクタマッチ値ＭＣＨＲ０ ４０６〜Ｍ
ＣＨＲ５ ４１５が含まれる。
スタ２１４のいくつかを示す。図７Ａは、受取られたデータのキャラクタのマッ
チングのためにＡＳＰ１４８によって用いられる６つのキャラクタマッチバイト
を示す。具体的には、３つのレジスタＨＳＰＭ０ ４００、ＨＳＰＭ１ ４０２
およびＨＳＰＭ２ ４０４に６つのキャラクタマッチ値ＭＣＨＲ０ ４０６〜Ｍ
ＣＨＲ５ ４１５が含まれる。
【００４８】 これらバイトサイズ値ＭＣＨＲ０ ４０６〜ＭＣＨＲ５ ４１５の動作は、非
同期シリアルポート４１８受信レジスタＨＳＰＲＸＤ４１６を示す図７Ｇを参照
するとより良く理解される。このレジスタには７または８ビット値受信データＲ
ＤＡＴＡ４１８が含まれるが、８つのステータスビット４２０〜４３４も含まれ
る。
同期シリアルポート４１８受信レジスタＨＳＰＲＸＤ４１６を示す図７Ｇを参照
するとより良く理解される。このレジスタには７または８ビット値受信データＲ
ＤＡＴＡ４１８が含まれるが、８つのステータスビット４２０〜４３４も含まれ
る。
【００４９】 歴史的には、受信データＲＤＡＴＡ４１８のみがマッチキャラクタ値ＭＣＨＲ
０ ４０６〜ＭＣＨＲ５ ４１５と比較される。ＲＤＡＴＡ値４１８がそれらマ
ッチングされたキャラクタ値の１つに一致すると、図７Ｄを参照して下に示され
るようにステータスビットがステータスレジスタにおいてセットされ、適切なマ
スク値がセットされる場合には、図７Ｅを参照して下に示されるように、割込が
発生する。歴史的には、アドレスビットＡＢ２０４はＨＳＰＲＸＤレジスタ４１
６の拡張されたデータ内において第１のビットとして反映され（ここではアドレ
スビット値ＡＢ４３４）、さらに、図７Ｄを参照して以下の論じられるステータ
スレジスタ内に見出されることもあり得る。このアドレスビットは、しかしなが
ら、キャラクタマッチングされた値ＭＣＨＲ０ ４０６〜ＭＣＨＲ５ ４１５の
１つとマッチングするようには用いられない。
０ ４０６〜ＭＣＨＲ５ ４１５と比較される。ＲＤＡＴＡ値４１８がそれらマ
ッチングされたキャラクタ値の１つに一致すると、図７Ｄを参照して下に示され
るようにステータスビットがステータスレジスタにおいてセットされ、適切なマ
スク値がセットされる場合には、図７Ｅを参照して下に示されるように、割込が
発生する。歴史的には、アドレスビットＡＢ２０４はＨＳＰＲＸＤレジスタ４１
６の拡張されたデータ内において第１のビットとして反映され（ここではアドレ
スビット値ＡＢ４３４）、さらに、図７Ｄを参照して以下の論じられるステータ
スレジスタ内に見出されることもあり得る。このアドレスビットは、しかしなが
ら、キャラクタマッチングされた値ＭＣＨＲ０ ４０６〜ＭＣＨＲ５ ４１５の
１つとマッチングするようには用いられない。
【００５０】 この発明に従うと、セットされた場合にアドレスビット値ＡＢ４３４がＲＤＡ
ＴＡ値ＲＤＡＴＡ４１８に加えてマッチングされるように付加的なビットが与え
られる。
ＴＡ値ＲＤＡＴＡ４１８に加えてマッチングされるように付加的なビットが与え
られる。
【００５１】 このことは、図７Ｃを参照して、高速シリアルポート制御レジスタＨＰ ＣＯ
Ｎ０ ４３６と関連させるとより良く理解される。このレジスタは、部分的に、
アドレスビットが用いられるか（ＡＢＥＮビット４４２によって示される）、パ
リティビットＰＢ２０６が用いられるか（パリティ可能化ビットＰＥＮ４４０で
示される）、７または８ビットデータが用いられしたがってビット２０２のＤ７
ビットが用いられるか（可能化ビットＤ７ ４４４で示される）、および第２の
ストップビットＳＴ２ ２１０が用いられるか（第２のストップビット可能化ビ
ットＳＴＰ２ ４４６で示される）を決定するよう構成設定を与える。データが
書込まれるとき、アドレスビットセットまたはリセットビットＡＢ４３８は送信
されたアドレスビットをセットまたはリセットするが、これは長いアドレスビッ
ト通信が可能化されるためである（ＡＢＥＮビット４４２によって制御される）
。
Ｎ０ ４３６と関連させるとより良く理解される。このレジスタは、部分的に、
アドレスビットが用いられるか（ＡＢＥＮビット４４２によって示される）、パ
リティビットＰＢ２０６が用いられるか（パリティ可能化ビットＰＥＮ４４０で
示される）、７または８ビットデータが用いられしたがってビット２０２のＤ７
ビットが用いられるか（可能化ビットＤ７ ４４４で示される）、および第２の
ストップビットＳＴ２ ２１０が用いられるか（第２のストップビット可能化ビ
ットＳＴＰ２ ４４６で示される）を決定するよう構成設定を与える。データが
書込まれるとき、アドレスビットセットまたはリセットビットＡＢ４３８は送信
されたアドレスビットをセットまたはリセットするが、これは長いアドレスビッ
ト通信が可能化されるためである（ＡＢＥＮビット４４２によって制御される）
。
【００５２】 これらのビット４３８〜４４６のすべてが、送信されたフレームの長さに影響
を及ぼす。この開示される実施例では、および歴史的には、しかしながら、受信
データ４１８が７ビットデータ（Ｄ７ビット４４４偽）でありアドレスビットが
可能化される（ＡＢＥＮビット４４２が真である）場合であっても、ＲＤＡＴＡ
４１８はそのアドレスビットは含まないであろう。その代わり、それは依然とし
てＨＳＰＲＸＤレジスタ４１６の高次バイトにアドレスビットＡＢ４３４として
記憶される。したがって、そのビットはマッチキャラクタＭＣＨＲ０ ４０６〜
ＭＣＨＲ５ ４１５のいずれとも決してマッチングされない。
を及ぼす。この開示される実施例では、および歴史的には、しかしながら、受信
データ４１８が７ビットデータ（Ｄ７ビット４４４偽）でありアドレスビットが
可能化される（ＡＢＥＮビット４４２が真である）場合であっても、ＲＤＡＴＡ
４１８はそのアドレスビットは含まないであろう。その代わり、それは依然とし
てＨＳＰＲＸＤレジスタ４１６の高次バイトにアドレスビットＡＢ４３４として
記憶される。したがって、そのビットはマッチキャラクタＭＣＨＲ０ ４０６〜
ＭＣＨＲ５ ４１５のいずれとも決してマッチングされない。
【００５３】 この発明に従うと、しかしながら、付加的なマッチキャラクタアドレスビット
ＭＡＴＣＨビットが第２の制御レジスタＨＳＰＣＯＮ１ ４４８に与えられる。
具体的には、このレジスタ４４８にはマッチ可能化ビットＭＥＮ４０５が含まれ
、それが真であるときにはＭＣＨＲ０ ４０６〜ＭＣＨＲ５ ４１５のキャラク
タマッチングを可能化する。この発明に従うと、しかしながら、付加的なキャラ
クタマッチングビットが与えられる。アドレスビットが制御レジスタＨＳＰＣＯ
Ｎ０ ４３６のＡＢＥＮビット４４２によって可能化されると、マッチアドレス
ビットＭＡＢ２ ４５２、ＭＡＢ１ ４５４およびＭＡＢ０ ４５６は、効果的
に、３つのマッチレジスタＨＳＰＭ０ ４００〜ＨＳＰＭ２ ４０４に対するア
ドレスビットマッチングビットになる。
ＭＡＴＣＨビットが第２の制御レジスタＨＳＰＣＯＮ１ ４４８に与えられる。
具体的には、このレジスタ４４８にはマッチ可能化ビットＭＥＮ４０５が含まれ
、それが真であるときにはＭＣＨＲ０ ４０６〜ＭＣＨＲ５ ４１５のキャラク
タマッチングを可能化する。この発明に従うと、しかしながら、付加的なキャラ
クタマッチングビットが与えられる。アドレスビットが制御レジスタＨＳＰＣＯ
Ｎ０ ４３６のＡＢＥＮビット４４２によって可能化されると、マッチアドレス
ビットＭＡＢ２ ４５２、ＭＡＢ１ ４５４およびＭＡＢ０ ４５６は、効果的
に、３つのマッチレジスタＨＳＰＭ０ ４００〜ＨＳＰＭ２ ４０４に対するア
ドレスビットマッチングビットになる。
【００５４】 たとえば、ＭＡＢ２ビット４５２が０でありＡＢＥＮビット４４２が１である
とき、受信されたキャラクタはＨＳＰＭ２レジスタ４０４内のキャラクタにマッ
チングするようそのアドレスビットＡＢ２０４がクリアでなければならない。Ｍ
ＡＢ２ビット４５２がセットされＡＢＥＮビット４４２が真であるとき、受信さ
れたキャラクタはＨＳＰＭ２レジスタ４０４内のキャラクタにマッチングするよ
うそのアドレスビットＡＢ２０４がセットされなければならない。ＭＡＢ１ビッ
ト４５４およびＭＡＢ０ビット４５６も同様にＨＳＰＭ１レジスタ４０２および
ＨＳＰＭ０レジスタ４００に対応する。
とき、受信されたキャラクタはＨＳＰＭ２レジスタ４０４内のキャラクタにマッ
チングするようそのアドレスビットＡＢ２０４がクリアでなければならない。Ｍ
ＡＢ２ビット４５２がセットされＡＢＥＮビット４４２が真であるとき、受信さ
れたキャラクタはＨＳＰＭ２レジスタ４０４内のキャラクタにマッチングするよ
うそのアドレスビットＡＢ２０４がセットされなければならない。ＭＡＢ１ビッ
ト４５４およびＭＡＢ０ビット４５６も同様にＨＳＰＭ１レジスタ４０２および
ＨＳＰＭ０レジスタ４００に対応する。
【００５５】 したがって、ＨＳＰＣＯＮ１レジスタ４４８におけるこれら付加的なビットは
ＨＳＰＭ０レジスタ４００〜ＨＳＰＭ２レジスタ４０４のうち対応のものに対す
るアドレスマッチングを可能にする。ＡＳＰ１４８のセットアップは、レジスタ
ＨＳＰＭ０ ４０４〜ＨＳＰＭ２ ４４４のうちの１つがキャラクタマッチング
に対してセットされ他の２つはアドレスマッチングに対してセットされる場合に
行なわれるということもあり得る。
ＨＳＰＭ０レジスタ４００〜ＨＳＰＭ２レジスタ４０４のうち対応のものに対す
るアドレスマッチングを可能にする。ＡＳＰ１４８のセットアップは、レジスタ
ＨＳＰＭ０ ４０４〜ＨＳＰＭ２ ４４４のうちの１つがキャラクタマッチング
に対してセットされ他の２つはアドレスマッチングに対してセットされる場合に
行なわれるということもあり得る。
【００５６】 ＨＳＰＣＯＮ１レジスタ４４８は拡張された書込ビット４５８および拡張され
た読出ビット４６０をさらに含み、それらは真のときには、１６ビットデータが
送信レジスタＨＳＰＴＸＤ４６２（図７Ｆ参照）から読出されるかまたは受信レ
ジスタＨＳＰＲＸＤ４１６（図７Ｇ参照）において受信される。これらの値が不
能化されると、８ビットデータのみがそれらのレジスタに記憶され、アドレスビ
ットおよびマッチステータスはステータスレジスタＨＰＳＴＡＴ４６４（図７Ｄ
）を読むことによって判断されることのみが可能である。ステータスレジスタ４
６４は、特に、入来データがＨＳＰＭ０〜ＨＳＰＭ２レジスタ４００〜４０２の
１つへの（適切な）キャラクタまたはアドレスマッチである場合に真にセットさ
れるマッチビットＭＡＴＣＨ４６６と、入来データのアドレスビットがセットさ
れている場合に真にセットされるアドレスビットＡＢ４６８とを含む。
た読出ビット４６０をさらに含み、それらは真のときには、１６ビットデータが
送信レジスタＨＳＰＴＸＤ４６２（図７Ｆ参照）から読出されるかまたは受信レ
ジスタＨＳＰＲＸＤ４１６（図７Ｇ参照）において受信される。これらの値が不
能化されると、８ビットデータのみがそれらのレジスタに記憶され、アドレスビ
ットおよびマッチステータスはステータスレジスタＨＰＳＴＡＴ４６４（図７Ｄ
）を読むことによって判断されることのみが可能である。ステータスレジスタ４
６４は、特に、入来データがＨＳＰＭ０〜ＨＳＰＭ２レジスタ４００〜４０２の
１つへの（適切な）キャラクタまたはアドレスマッチである場合に真にセットさ
れるマッチビットＭＡＴＣＨ４６６と、入来データのアドレスビットがセットさ
れている場合に真にセットされるアドレスビットＡＢ４６８とを含む。
【００５７】 割込マスクレジスタＨＳＰＩＭＳＫ４７０は対応するようにマッチビットＭＡ
ＴＣＨ４６６およびアドレスＡＢ４６８を割込として伝える。
ＴＣＨ４６６およびアドレスＡＢ４６８を割込として伝える。
【００５８】 図８を参照して、この発明に従うアドレスビットマッチングが用いられ得るマ
ルチドロップシステムが示される。ホストシステム５００はシリアルデータを複
数のマルチドロップ周辺装置５０２、５０４および５０６に送信する。これら周
辺装置の各々はそれ自身のマイクロコントローラＭ ５０８、５１０および５１
２を含む。これらの各々のプログラミングは、それが周辺装置５０２、５０４お
よび５０６に対し独自のアドレス１、２および３を有するようになされ得る。各
々は、周辺装置５０２、５０４および５０６のうちの１つがアドレスマッチを有
するまで受信キャラクタがそれら周辺装置の各々によって効果的にダンピングさ
れる休止モードに置かれ得る。たとえば、周辺装置５０２のマイクロコントロー
ラ５０８のプログラミングは、ＭＣＨＲ０バイト４０６が周辺装置５０２に割当
てられる「１」アドレスを含む適切なアドレス指定情報を含むようになされるこ
とも考えられ、その関連のアドレスマッチングビットＭＡＢ０ ４５６はアドレ
スビット可能化ＡＢＥＮ４４２とともにセットされるであろう。このようにして
、ホスト５００が非同期データのフレームを適切なアドレスマッチングＭＣＨＲ
０ ４０６とともに周辺装置５０２に送ると、そのデータはＭＣＨＲ０ ４０６
にあるキャラクタとマッチングし、セットされているアドレスはＭＡＢ０ ４５
６ビットにマッチングするであろう。したがって、マッチビットＭＡＴＣＨ４６
６はＨＰＳＴＡＴレジスタ４６４においてセットされ、マッチ割込のセットがＨ
ＳＰＩＭＳＫレジスタ４７０においてパスするよう行なわれると仮定すると、割
込は、周辺装置５０２を起こして次のデータを処理するようセットするように実
行ユニット１２４に送られるであろう。
ルチドロップシステムが示される。ホストシステム５００はシリアルデータを複
数のマルチドロップ周辺装置５０２、５０４および５０６に送信する。これら周
辺装置の各々はそれ自身のマイクロコントローラＭ ５０８、５１０および５１
２を含む。これらの各々のプログラミングは、それが周辺装置５０２、５０４お
よび５０６に対し独自のアドレス１、２および３を有するようになされ得る。各
々は、周辺装置５０２、５０４および５０６のうちの１つがアドレスマッチを有
するまで受信キャラクタがそれら周辺装置の各々によって効果的にダンピングさ
れる休止モードに置かれ得る。たとえば、周辺装置５０２のマイクロコントロー
ラ５０８のプログラミングは、ＭＣＨＲ０バイト４０６が周辺装置５０２に割当
てられる「１」アドレスを含む適切なアドレス指定情報を含むようになされるこ
とも考えられ、その関連のアドレスマッチングビットＭＡＢ０ ４５６はアドレ
スビット可能化ＡＢＥＮ４４２とともにセットされるであろう。このようにして
、ホスト５００が非同期データのフレームを適切なアドレスマッチングＭＣＨＲ
０ ４０６とともに周辺装置５０２に送ると、そのデータはＭＣＨＲ０ ４０６
にあるキャラクタとマッチングし、セットされているアドレスはＭＡＢ０ ４５
６ビットにマッチングするであろう。したがって、マッチビットＭＡＴＣＨ４６
６はＨＰＳＴＡＴレジスタ４６４においてセットされ、マッチ割込のセットがＨ
ＳＰＩＭＳＫレジスタ４７０においてパスするよう行なわれると仮定すると、割
込は、周辺装置５０２を起こして次のデータを処理するようセットするように実
行ユニット１２４に送られるであろう。
【００５９】 したがって、キャラクタマッチングおよびアドレスマッチングの両方を独立し
てマッチアドレスレジスタのうちあるものに対して与えると、この発明に従う非
同期シリアルポートはマッチング可能キャラクタデータに基づくデータフレーム
の始めおよび終わりを検出するのみならず、さらにアドレスビットのマッチング
によっていつ特定のマイクロコントローラがマルチドロップシステムにおいてア
ドレス指定されているかも検出し得る。これによって、マイクロコントローラＭ
の適用例において追加された柔軟性が可能となる。
てマッチアドレスレジスタのうちあるものに対して与えると、この発明に従う非
同期シリアルポートはマッチング可能キャラクタデータに基づくデータフレーム
の始めおよび終わりを検出するのみならず、さらにアドレスビットのマッチング
によっていつ特定のマイクロコントローラがマルチドロップシステムにおいてア
ドレス指定されているかも検出し得る。これによって、マイクロコントローラＭ
の適用例において追加された柔軟性が可能となる。
【００６０】 この発明に従う技術を非同期通信ポートに関連づけて記載してきたが、それら
の技術は圧縮および復元ならびにアドレスマッチングのために同期通信ポートと
ともにも同様に用いられ得る。
の技術は圧縮および復元ならびにアドレスマッチングのために同期通信ポートと
ともにも同様に用いられ得る。
【００６１】 この発明の前述の開示および記載は例示的なものであり、記載される装置およ
び構成ならびに動作方法の詳細におけるさまざまな変更がこの発明の精神から逸
脱することなく行なわれてもよい。
び構成ならびに動作方法の詳細におけるさまざまな変更がこの発明の精神から逸
脱することなく行なわれてもよい。
【図１Ａ】 この発明に従って実施される典型的なマイクロコントローラの
ブロック図である。
ブロック図である。
【図１Ｂ】 図１Ａのマイクロコントローラに対するピン配置の概略ピン配
置図である。
置図である。
【図２】 図１Ａおよび図１Ｂのマイクロコントローラに対する非同期シリ
アルポートとＤＭＡコントローラとそれらのレジスタとの間の関係を示すブロッ
ク図である。
アルポートとＤＭＡコントローラとそれらのレジスタとの間の関係を示すブロッ
ク図である。
【図３】 この発明に従う非同期シリアルフレーム内におけるアドレスビッ
トの使用を示すタイミング図である。
トの使用を示すタイミング図である。
【図４】 この発明に従うＤＭＡユニットデータ圧縮を示す図である。
【図５】 この発明に従うＤＭＡユニットデータ拡張を示す図である。
【図６Ａ】 この発明に従うＤＭＡユニットにおけるレジスタ内容を示すブ
ロック図である。
ロック図である。
【図６Ｂ】 この発明に従うＤＭＡユニットにおけるレジスタ内容を示すブ
ロック図である。
ロック図である。
【図６Ｃ】 この発明に従うＤＭＡユニットにおけるレジスタ内容を示すブ
ロック図である。
ロック図である。
【図６Ｄ】 この発明に従うＤＭＡユニットにおけるレジスタ内容を示すブ
ロック図である。
ロック図である。
【図６Ｅ】 この発明に従うＤＭＡユニットにおけるレジスタ内容を示すブ
ロック図である。
ロック図である。
【図７Ａ】 この発明に従う非同期シリアルポートにおけるレジスタ内容を
示すブロック図である。
示すブロック図である。
【図７Ｂ】 この発明に従う非同期シリアルポートにおけるレジスタ内容を
示すブロック図である。
示すブロック図である。
【図７Ｃ】 この発明に従う非同期シリアルポートにおけるレジスタ内容を
示すブロック図である。
示すブロック図である。
【図７Ｄ】 この発明に従う非同期シリアルポートにおけるレジスタ内容を
示すブロック図である。
示すブロック図である。
【図７Ｅ】 この発明に従う非同期シリアルポートにおけるレジスタ内容を
示すブロック図である。
示すブロック図である。
【図７Ｆ】 この発明に従う非同期シリアルポートにおけるレジスタ内容を
示すブロック図である。
示すブロック図である。
【図７Ｇ】 この発明に従う非同期シリアルポートにおけるレジスタ内容を
示すブロック図である。
示すブロック図である。
【図８】 マルチドロップ非同期プロトコルの実現例を示すブロック図であ
る。
る。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年６月１４日（２０００．６．１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】 ＡＳＰはさまざまなデータ形式向けに構成され得るが、歴史的に見ると、７ま
たは８データビットが典型的な値である。数多くの９ビットシリアルプロトコル
がしかしながらマイクロコントローラを用いて開発されており、それらにはダイ
レクトメモリアクセス（ＤＭＡ）に関連して９ビット非同期シリアルプロトコル
が含まれる。これらのプロトコルは、たとえば、California州SunnyvaleのAdvan
ced Micro Devices Inc.によるAm186ES Users ManualおよびAm186ED Users Manu
alに記載されている。これらの刊行物に記載されるとおりでは、後に論ずるよう
に、別途の制御ビットをセットまたはリセットすることによりデータの送受信中
に第９番目のデータビットとして働くようにする。このような９ビットプロトコ
ルを用いてＤＭＡをサポートするために、その特定のビットがある値として受取
られると、割込が引起されることにより、第９番目のデータビットが実際にセッ
トされたことを示す。 ＵＳ−Ａ−５，７３７，６３８には、オンボードＤＭＡコントローラによって
ホストメモリとアダプタメモリとの間におけるＤＭＡ転送が管理されデータがそ
のデータ転送中に圧縮および復元され得るデータ処理システムが開示されている
。 この発明に従うと、ソースアドレスレジスタと宛先アドレスレジスタとソース
増分フィールドと宛先増分フィールドとを含むダイレクトメモリアクセス（ＤＭ
Ａ）コントローラによって特徴付けられるダイレクトメモリアクセス（ＤＭＡ）
システムであって、ソース増分フィールドおよび宛先増分フィールドが独立して
ソースアドレスレジスタおよび宛先アドレスレジスタの増分を制御し、さらに、
ソースアドレスレジスタおよび宛先アドレスレジスタの増分は、ソースアドレス
レジスタに関連付けられるソースブロックまたは宛先アドレスレジスタに関連付
けられる宛先ブロックでのデータの間隔がＤＭＡ転送中に圧縮または拡張される
ように、転送サイズからは独立している、ダイレクトメモリアクセス（ＤＭＡ）
システムが提供される。
たは８データビットが典型的な値である。数多くの９ビットシリアルプロトコル
がしかしながらマイクロコントローラを用いて開発されており、それらにはダイ
レクトメモリアクセス（ＤＭＡ）に関連して９ビット非同期シリアルプロトコル
が含まれる。これらのプロトコルは、たとえば、California州SunnyvaleのAdvan
ced Micro Devices Inc.によるAm186ES Users ManualおよびAm186ED Users Manu
alに記載されている。これらの刊行物に記載されるとおりでは、後に論ずるよう
に、別途の制御ビットをセットまたはリセットすることによりデータの送受信中
に第９番目のデータビットとして働くようにする。このような９ビットプロトコ
ルを用いてＤＭＡをサポートするために、その特定のビットがある値として受取
られると、割込が引起されることにより、第９番目のデータビットが実際にセッ
トされたことを示す。 ＵＳ−Ａ−５，７３７，６３８には、オンボードＤＭＡコントローラによって
ホストメモリとアダプタメモリとの間におけるＤＭＡ転送が管理されデータがそ
のデータ転送中に圧縮および復元され得るデータ処理システムが開示されている
。 この発明に従うと、ソースアドレスレジスタと宛先アドレスレジスタとソース
増分フィールドと宛先増分フィールドとを含むダイレクトメモリアクセス（ＤＭ
Ａ）コントローラによって特徴付けられるダイレクトメモリアクセス（ＤＭＡ）
システムであって、ソース増分フィールドおよび宛先増分フィールドが独立して
ソースアドレスレジスタおよび宛先アドレスレジスタの増分を制御し、さらに、
ソースアドレスレジスタおよび宛先アドレスレジスタの増分は、ソースアドレス
レジスタに関連付けられるソースブロックまたは宛先アドレスレジスタに関連付
けられる宛先ブロックでのデータの間隔がＤＭＡ転送中に圧縮または拡張される
ように、転送サイズからは独立している、ダイレクトメモリアクセス（ＤＭＡ）
システムが提供される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】 好ましくは、このＤＭＡコントローラは、調整され得かつ転送項目サイズから
は独立したソース増分値および宛先増分値を有する。ソースポインタおよび宛先
ポインタはソースブロックおよび宛先ブロックにセットされ得、ソースブロック
には先頭バイトが破棄されることになるワードサイズのデータが含まれる。ソー
スは各転送後に２つ、宛先は１つ、増分するようセットされ得る。次いで、ＤＭ
Ａが実行されて、ソース内の各ワードからバイトのデータを転送し、次のワード
に増分し、宛先に対して次のバイトを増分する。このようにして、１バイトのデ
ータが、各ワードから、ＤＭＡを用いながら、ほとんどプロセッサの介入なく、
ストリッピングされる。
は独立したソース増分値および宛先増分値を有する。ソースポインタおよび宛先
ポインタはソースブロックおよび宛先ブロックにセットされ得、ソースブロック
には先頭バイトが破棄されることになるワードサイズのデータが含まれる。ソー
スは各転送後に２つ、宛先は１つ、増分するようセットされ得る。次いで、ＤＭ
Ａが実行されて、ソース内の各ワードからバイトのデータを転送し、次のワード
に増分し、宛先に対して次のバイトを増分する。このようにして、１バイトのデ
ータが、各ワードから、ＤＭＡを用いながら、ほとんどプロセッサの介入なく、
ストリッピングされる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】 同様に、ＤＭＡ転送の実行前に、バイトレベルのデータがワードに拡張され得
、拡張された書込バイトがデータの前に付加されて、ＤＭＡコントローラにより
、拡張された書込をサポートする非同期シリアルポートへの転送が行なわれる。 添付の図面は単に例示的なものである。
、拡張された書込バイトがデータの前に付加されて、ＤＭＡコントローラにより
、拡張された書込をサポートする非同期シリアルポートへの転送が行なわれる。 添付の図面は単に例示的なものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】 図２を参照して、さらに示されるのはＤＭＡユニット１１６およびここでは非
同期シリアルポート（ＡＳＰ）１４８として記載される高速ＵＡＲＴ１４８であ
る。ＡＳＰ１４８は、「アドレスビット」を余分のシリアルビットとして用いる
非同期シリアルプロトコルをサポートし得る。
同期シリアルポート（ＡＳＰ）１４８として記載される高速ＵＡＲＴ１４８であ
る。ＡＳＰ１４８は、「アドレスビット」を余分のシリアルビットとして用いる
非同期シリアルプロトコルをサポートし得る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】 バイトからワードへの拡張およびワードからバイトへの圧縮ＤＭＡユニット この発明に従うマイクロコントローラＭの１つの局面では、ＤＭＡユニット１
１６は２つの異なるデータサイズを有するソースと宛先との間における転送中に
データを圧縮し復元し得る。たとえば、ＤＭＡユニット１１６はソースメモリブ
ロックからバイト単位でデータを読出し、読出された各バイトのデータを連続す
るワードの低（または高）次バイトとして宛先メモリブロックに書込み得る。逆
に、このＤＭＡユニットは連続するワードの低次バイトをソースブロックから読
出して、次いでそれらの読出されたバイトを逐次宛先ブロックに記憶し得る。こ
のことは、ＡＳＰ１４８に関連する場合において、それが拡張された読出および
書込モードにおいて用いられる際に特に有用である。以下に図７Ａ〜図７Ｇを参
照してさらに論じられるが、ＡＳＰ１４８は７または８のビットデータ単位をシ
リアル線を介して読込得るが、そのデータを、１６ビットワードに、そのＩ／Ｏ
読出に対応するアドレスビットおよびステータスビットの両方とともに記憶する
。これらは図７Ｇにおいてさらに示され、後に論じられるが、まとめると、パリ
ティエラー、オーバーランエラー、フレーム付けエラー、キャラクタマッチ、ブ
レーク、アドレスビット、および他のステータスが、実際に受取られた７または
８ビットのデータとともに記憶され得る。これがＤＭＡを用いて実行されると、
それによって、実行ユニット１２４は戻って、受取られたデータを調べることに
より、エラーが生じたかもしれない場所またはアドレスビットがセットされたか
もしれない場所を判断し、それに従ってデータを処理する。
１６は２つの異なるデータサイズを有するソースと宛先との間における転送中に
データを圧縮し復元し得る。たとえば、ＤＭＡユニット１１６はソースメモリブ
ロックからバイト単位でデータを読出し、読出された各バイトのデータを連続す
るワードの低（または高）次バイトとして宛先メモリブロックに書込み得る。逆
に、このＤＭＡユニットは連続するワードの低次バイトをソースブロックから読
出して、次いでそれらの読出されたバイトを逐次宛先ブロックに記憶し得る。こ
のことは、ＡＳＰ１４８に関連する場合において、それが拡張された読出および
書込モードにおいて用いられる際に特に有用である。以下に図７Ａ〜図７Ｇを参
照してさらに論じられるが、ＡＳＰ１４８は７または８のビットデータ単位をシ
リアル線を介して読込得るが、そのデータを、１６ビットワードに、そのＩ／Ｏ
読出に対応するアドレスビットおよびステータスビットの両方とともに記憶する
。これらは図７Ｇにおいてさらに示され、後に論じられるが、まとめると、パリ
ティエラー、オーバーランエラー、フレーム付けエラー、キャラクタマッチ、ブ
レーク、アドレスビット、および他のステータスが、実際に受取られた７または
８ビットのデータとともに記憶され得る。これがＤＭＡを用いて実行されると、
それによって、実行ユニット１２４は戻って、受取られたデータを調べることに
より、エラーが生じたかもしれない場所またはアドレスビットがセットされたか
もしれない場所を判断し、それに従ってデータを処理する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】削除
【手続補正書】
【提出日】平成１２年１２月４日（２０００．１２．４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スピロ，デイビッド・エイ アメリカ合衆国、78759 テキサス州、オ ースティン、バルコンズ・ウッズ・ドライ ブ、4200 (72)発明者 ティパルドス，メラニー・ディ アメリカ合衆国、78610 テキサス州、ブ ダ、ジェリーズ・レーン、700 Ｆターム(参考） 5B061 DD01 DD04 DD06 DD11 RR03 RR07
Claims (18)
- 【請求項１】 命令を実行するための実行ユニット（１２４）を含むマイク
ロコントローラであって、 ソースアドレスレジスタと宛先アドレスレジスタとソース増分フィールドと宛
先増分フィールドとを含むダイレクトメモリアクセス（ＤＭＡ）コントローラ（
１１６）によって特徴づけられ、 ソース増分フィールドおよび宛先増分フィールドは独立してソースアドレスレ
ジスタおよび宛先アドレスレジスタの増分を制御し、 さらに、ソースアドレスレジスタおよび宛先アドレスレジスタの増分はデータ
がＤＭＡ転送中に圧縮または拡張され得るよう転送サイズからは独立している、
マイクロコントローラ。 - 【請求項２】 ＤＭＡコントローラ（１１６）に結合され、シリアルデータ
を受信するためのシリアルポート（１４８）をさらに含み、 ＤＭＡコントローラ（１１６）はデータおよびステータスの両方をシリアルポ
ート（１４８）からメモリに転送するよう構成可能であり、 ＤＭＡコントローラ（１１６）は受信されたデータのステータス部が破棄され
る場合に後続のＤＭＡをメモリからメモリに行なうよう構成可能である、請求項
１に記載のマイクロコントローラ。 - 【請求項３】 シリアルポート（１４８）は非同期シリアルポートである、
請求項２に記載のマイクロコントローラ。 - 【請求項４】 シリアルポート（１４８）によって受信されるステータス情
報はアドレスビットステータス情報をさらに含む、請求項２に記載のマイクロコ
ントローラ。 - 【請求項５】 シリアルポート（１４８）は同期シリアルポートである、請
求項４に記載のマイクロコントローラ。 - 【請求項６】 ＤＭＡコントローラ（１１６）は、ソースアドレスから宛先
アドレスへのデータのバイトの各転送ごとにソースアドレスを２だけ増分し宛先
アドレスを１だけ増分するよう構成可能である、請求項１に記載のマイクロコン
トローラ。 - 【請求項７】 ソースアドレスレジスタと宛先アドレスレジスタとソース増
分フィールドと宛先増分フィールドとを含むダイレクトメモリアクセス（ＤＭＡ
）コントローラ（１１６）によって特徴づけられ、 ソース増分フィールドおよび宛先増分フィールドは独立してソースアドレスレ
ジスタおよび宛先アドレスレジスタの増分を制御し、 さらに、ソースアドレスレジスタおよび宛先アドレスレジスタの増分はデータ
がＤＭＡ転送中に圧縮または拡張され得るよう転送サイズからは独立している、
ダイレクトメモリアクセス（ＤＭＡ）システム。 - 【請求項８】 ＤＭＡコントローラ（１１６）に結合され、シリアルデータ
を受信するためのシリアルポート（１４８）をさらに含み、 ＤＭＡコントローラ（１１６）はデータおよびステータスの両方をシリアルポ
ートからメモリに転送するよう構成可能であり、 ＤＭＡコントローラ（１１６）は受信されたデータのステータス部が破棄され
る場合に後続のＤＭＡをメモリからメモリに行なうよう構成可能である、請求項
７に記載のＤＭＡシステム。 - 【請求項９】 シリアルポート（１４８）は非同期シリアルポートである、
請求項８に記載のＤＭＡシステム。 - 【請求項１０】 非同期シリアルポートによって受信されるステータス情報
はアドレスビットステータス情報をさらに含む、請求項８に記載のＤＭＡシステ
ム。 - 【請求項１１】 シリアルポート（１４８）は同期シリアルポートである、
請求項１０に記載のＤＭＡシステム。 - 【請求項１２】 ＤＭＡコントローラ（１１６）は、ソースアドレスから宛
先アドレスへのデータのバイトの各転送ごとにソースアドレスを２だけ増分し宛
先アドレスを１だけ増分するよう構成可能である、請求項７に記載のＤＭＡシス
テム。 - 【請求項１３】 ソースアドレスレジスタと宛先アドレスレジスタとを含む
ＤＭＡコントローラ（１１６）であって、 データをソースアドレスから宛先アドレスへ転送し、次いで、ソースアドレス
および宛先アドレスの変更を、ソースアドレスによって指し示されるブロック内
にあるデータのうちある部分がソースアドレスから宛先アドレスへの転送中にス
トリッピングされるように行なうための手段によって特徴づけられる、ＤＭＡコ
ントローラ。 - 【請求項１４】 ソースアドレスレジスタと宛先アドレスレジスタとを含む
ＤＭＡコントローラ（１１６）であって、 データをソースアドレスから宛先アドレスへ転送し、次いで、ソースアドレス
および宛先アドレスの変更を、宛先アドレスによって指し示されるブロック内に
あるデータのうちある部分がソースアドレスから宛先アドレスへの転送中にスト
リッピングされるように行なうための手段によって特徴づけられる、ＤＭＡコン
トローラ。 - 【請求項１５】 ＤＭＡコントローラ（１１６）を用いてメモリ内において
データを圧縮するための方法であって、 ソースアドレスブロックおよび宛先アドレスブロックを指し示すようＤＭＡコ
ントローラ（１１６）をセットするステップと、 ソースアドレスブロックから宛先アドレスブロックへの各転送ごとにソースア
ドレスを２バイトおよび宛先アドレスを１バイト増分するようＤＭＡコントロー
ラ（１１６）をセットするステップと、 各転送ごとに１バイトの情報を転送するようＤＭＡコントローラ（１１６）を
セットするステップと、 ソースアドレスブロックからの情報の１バイトおきが宛先アドレスブロックへ
の書込で破棄されるようにＤＭＡを実行するステップとを含む、方法。 - 【請求項１６】 ソースアドレスは宛先アドレスと同じ場所にセットされる
、請求項１５に記載の方法。 - 【請求項１７】 受信された拡張されたシリアルデータを圧縮するための方
法であって、 シリアルデータおよび関連のステータスを非同期シリアルポート（１４８）を
介して受信するステップと、 シリアルデータおよび関連のステータスをメモリ位置に転送するステップと、 複数のデータおよびステータスを前記受信するステップと、受信された複数の
データおよびステータスを複数のメモリ位置に前記転送するステップとを繰返し
て、データおよびステータスの両方を複数のメモリ位置に記憶するステップと、 複数のメモリ位置からデータをダイレクトメモリアクセス転送を実行するステ
ップとを含み、これには、そのデータに関連するステータスを破棄するステップ
と、そのデータをそのステータスを伴わずに宛先メモリ位置に記憶するステップ
とを含む、方法。 - 【請求項１８】 ステータスは８ビットで記憶され、データは８ビットで記
憶され、ＤＭＡ転送は、データの１バイトをソースから宛先に転送すること、ソ
ースアドレスポインタを２だけ増分し宛先アドレスポインタを１だけ増分するこ
と、および転送ステップを繰返すことによって、ステータスをデータからストリ
ッピングする、請求項１７に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/088,133 | 1998-06-01 | ||
| US09/088,133 US6385670B1 (en) | 1998-06-01 | 1998-06-01 | Data compression or decompressions during DMA transfer between a source and a destination by independently controlling the incrementing of a source and a destination address registers |
| PCT/US1999/004610 WO1999063447A1 (en) | 1998-06-01 | 1999-03-01 | Compression and decompression of serial port data and status using direct memory access |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002517820A true JP2002517820A (ja) | 2002-06-18 |
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Family
ID=22209549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000552593A Pending JP2002517820A (ja) | 1998-06-01 | 1999-03-01 | ダイレクトメモリアクセスを用いるシリアルポートデータおよびステータスの圧縮および復元 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6385670B1 (ja) |
| EP (1) | EP1082666B1 (ja) |
| JP (1) | JP2002517820A (ja) |
| KR (1) | KR100546085B1 (ja) |
| DE (1) | DE69900477T2 (ja) |
| WO (1) | WO1999063447A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6816921B2 (en) * | 2000-09-08 | 2004-11-09 | Texas Instruments Incorporated | Micro-controller direct memory access (DMA) operation with adjustable word size transfers and address alignment/incrementing |
| US7861073B2 (en) * | 2007-01-03 | 2010-12-28 | Apple Inc. | On-chip decompression engine |
| US10275375B2 (en) * | 2013-03-10 | 2019-04-30 | Mellanox Technologies, Ltd. | Network interface controller with compression capabilities |
| US12066955B2 (en) * | 2021-05-19 | 2024-08-20 | Hughes Network Systems, Llc | System and method for enhancing throughput during data transfer |
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|---|---|---|---|---|
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| US4642791A (en) * | 1983-09-15 | 1987-02-10 | Pitney Bowes Inc. | Interface for mailing system peripheral devices |
| US4646261A (en) * | 1983-09-27 | 1987-02-24 | Motorola Computer Systems, Inc. | Local video controller with video memory update detection scanner |
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-
1998
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-
1999
- 1999-03-01 WO PCT/US1999/004610 patent/WO1999063447A1/en active IP Right Grant
- 1999-03-01 KR KR1020007013621A patent/KR100546085B1/ko not_active IP Right Cessation
- 1999-03-01 DE DE69900477T patent/DE69900477T2/de not_active Expired - Lifetime
- 1999-03-01 EP EP99909759A patent/EP1082666B1/en not_active Expired - Lifetime
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