JPH0228181B2 - - Google Patents

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JPH0228181B2
JPH0228181B2 JP59252117A JP25211784A JPH0228181B2 JP H0228181 B2 JPH0228181 B2 JP H0228181B2 JP 59252117 A JP59252117 A JP 59252117A JP 25211784 A JP25211784 A JP 25211784A JP H0228181 B2 JPH0228181 B2 JP H0228181B2
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JP
Japan
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control
bus
signal
dma
input
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Edowaado Deiin Maaku
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International Business Machines Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)
  • Exchange Systems With Centralized Control (AREA)
  • Selective Calling Equipment (AREA)
  • Information Transfer Systems (AREA)
  • Microcomputers (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はバスの制御権を主プロセツサから周辺
プロセツサへ移すことのできるマイクロコンピユ
ータシステムに関する。
［従来技術］ 主コンピユータシステムの入出力インターフエ
ースと接続する周辺処理装置を使用することは従
来からよく知られている。そうした構成の例は米
国特許第3462741号に古くから示されている。こ
のシステムではシステムデータバスおよびシステ
ムアドレスバスは常に主プロセツサの制御の下に
ある。こうしたシステムにおいては、命令および
データは主システムから周辺プロセツサに送られ
て、周辺プロセツサがそのデータを処理し結果を
主プロセツサに返して次の命令を待つ。このよう
なシステムでは、周辺プロセツサは主システムに
対する単なる従システムとして働くだけであるか
ら、その機能は制限される。
他に、全てのプロセツサが本質的に同等なもの
として働く多重プロセツサのような規模の大きい
システムも開発されている。そのようなシステム
における全ての共通のバスは、通常、競合回避装
置によつて制御される。競合回避装置は複数のプ
ロセツサからの要求に応答してそれらにバスの制
御を許可する。こうしたシステムの主な目的は複
数のプロセツサシステムに共有メモリおよびＩ／
Ｏ装置を設けてプロセツサシステム間でデータを
交変することである。
［発明が解決しようとする問題点］ そうしたシステムにおける競合を解決する制御
システムは複雑かつ高価であり、したがつてマイ
クロプロセツサシステムには全く不適当である。
したがつて本発明の目的は、簡単な構成で、周
辺プロセツサがデータ転送のためにシステムバス
の制御権を獲得できるようにすることである。
［問題点を解決するための手段］ 本発明に基づくマイクロコンピユータシステム
は主プロセツサおよびDMA（直後メモリアクセ
ス）コントローラを含み、DMAコントローラは
Ｉ／Ｏ装置とメモリとの間の直接のデータ転送を
制御する。バスの制御権は主プロセツサとDMA
コントローラとの間の初期接続手順要求／肯定応
答シーケンスに基づいて、主プロセツサから
DMAコントローラに移る。本発明では、Ｉ／Ｏ
チヤネルに接続された周辺プロセツサからの制御
信号を、初期接続手順シーケンスと共に用いて、
バスの制御権を周辺プロセツサに移すために論理
回路が設けられる。
［実施例］ 図は本発明を利用するマイクロコンピユータシ
ステムを簡略的に示すブロツク図である。マイク
ロコンピユータシステムの主な構成要素はマイク
ロプロセツサ１、バスコントローラ２、メモリシ
ステム３、およびプログラム可能な直接メモリア
クセス（DMA）ユニツト４である。マイクロプ
ロセツサ１、バスコントローラ２、およびDMA
ユニツト４は、それぞれ、インテル社のタイプ
80286、タイプ82288、およびタイプ8237Aでもよ
い。これらの主な構成要素はバスを介して多数の
入出力チヤネルコネクタに接続される。図には入
出力チヤネルコネクタ５，６だけを示した。制御
バス１８、システムアドレスバス１９、およびロ
ーカルアドレスバス２０の各ラインは制御ライン
２５，２６と同様、全ての入出力チヤネルコネク
タに接続される。残りのバス２７，２８はそれぞ
れ４本のラインを有する。各ラインはそれぞれ関
連する入出力チヤネルコネクタの１つに接続され
る。
マイクロプロセツサ１は、簡単のため、わずか
の接続しか図示していない。ホールド肯定応答
（HLDA）出力は、ライン２４を介してDMAユ
ニツト４から供給されるホールド要求（HRQ）
信号に応答して活動化される。マイクロプロセツ
サ１はホールド要求信号を受け取ると、現バスサ
イクルを完了し自身のバスドライバをオフ状態
（３状態オフ）にしてHLDA出力を活動化する。
これによりDMAユニツト４の制御の下で、メモ
リシステム３とＩ／Ｏ装置との間のデータ転送用
としてシステムデータバス（図示せず）が解放さ
れる。これについては後で説明する。制御バス２
１はマイクロプロセツサ１とバスコントローラ２
を接続する。制御バス２１はMIO（メモリ、Ｉ／
Ｏ）ラインおよびバスサイクル状況信号ラインＳ
０およびＳ１を含む。バスコントローラ２は
MIO，Ｓ０、およびＳ１信号に応答して遂行す
べきバスサイクルのタイプを定める。MIO信号
がローレベル、Ｓ１信号がローレベル、Ｓ０信号
がハイレベルのときは定義されるバスサイクルは
Ｉ／Ｏ読取りサイクルである。MIO信号がロー
レベル、Ｓ１信号がハイレベル、Ｓ０信号がロー
レベルのときは定義されるバスサイクルはＩ／Ｏ
書込みサイクルである。MIO信号がハイレベル、
Ｓ１信号がローレベル、Ｓ０信号がハイレベルの
ときは定義されるバスサイクルはメモリ読取りサ
イクルである。MIO信号がハイレベル、Ｓ１信
号がハイレベル、Ｓ０信号がローレベルのときは
定義されるバスサイクルはメモリ書込みサイクル
である。こうしてバスコントローラ２は制御バス
１８の対応するラインに、IOR（Ｉ／Ｏ読取り）
信号、IOW（Ｉ／Ｏ書込み）信号、MEMR（メモ
リ読取り）信号、またはMEMW（メモリ書込み）
信号を発生する。MEMR信号およびMEMW信
号はメモリシステム３に供給される。
マイクロプロセツサ１の24個のアドレス出力Ａ
０ないしＡ２３はアドレスバス２２に供給され
る。アドレス２２のラインＡ０ないしＡ１９はラ
ツチ８に接続される。ラツチ８はマイクロプロセ
ツサ１からのHLDA信号がないとき入力Ｅで付
勢される。ラツチ８からの信号はメモリシステム
３へ下位アドレスビツトを供給するシステムアド
レスバス１９のラインSA０ないしSA１９に供給
され、さらにチヤネルコネクタ５，６を介して
Ｉ／Ｏ装置にも供給される。アドレスバス２２の
ラインＡ１７ないしＡ２３は双方向性の送受部９
に接続される。送受部９はローカルアドレスバス
２０のラインLA１７ないしLA２３に接続され
る。ローカルアドレスバス２０はチヤネルコネク
タ５，６を介してＩ／Ｏ装置へ上位アドレスビツ
トを供給する。これらの上位アドレスビツトは下
位アドレスビツト（Ａ０ないしＡ１９）のように
はラツチされないので、上位アドレスビツトは下
位アドレスビツトよりも先に使用可能になる。し
たがつて、装置内のアドレス選択よりも前に上位
のアドレスビツトで当該装置の事前選択ができ
る。アドレスバス２２のラインＡ１７ないしＡ２
３はメモリデコーダ１０にも接続される。メモリ
デコーダ１０は上位アドレスビツトに応答してバ
ス３０を介するメモリシステム３またはシステム
制御用ROM（図示せず）の内部の領域を選択す
るための付勢信号を供給するROMである。選択
されたメモリ内の実際のアドレスは、もちろん、
ラツチ８からの、またチヤネルコネクタに接続さ
れたＩ／Ｏ装置からの下位アドレスビツト（シス
テムアドレスバス１９）で定義される。
ラツチ１１はアドレスバス２２のラインＡ１６
ないしＡ１９に接続される。ANDゲート１５か
らの付勢信号で付勢されるラツチ１１は、DMA
オペレーシヨンの間、アドレスビツトＡ１６ない
しＡ１９をシステムアドレスバス１９に供給する
ために使用される。DMAページレジスタを含む
制御ユニツト７は、DMAオペレーシヨンの間、
アドレスビツトＡ１６ないしＡ２３をアドレスバ
ス２２へ供給するために使用される。制御ユニツ
ト７の機能は、DMAオペレーシヨンの間、メモ
リアドレスを拡張することである。制御ユニツト
７はテキサスインストルメンツ社のSN74LS612
タイプでよい。制御ユニツト７はマイクロプロセ
ツサ１のデータバスから周期的に再ロードできる
４つの８ビツトアドレスレジスタを含む。DMA
オペレーシヨンの間、これらのレジスタは制御ユ
ニツト７の入力MA０ないしMA３に接続される
バス２８の４本の肯定応答ラインのうちの１本を
付勢することによつて個別に選択することができ
る。DMAユニツト４の制御下でデータ転送のた
めのＩ／Ｏ装置の選択を行う肯定応答ラインはア
ドレスビツトＡ１６ないしＡ２３の選択も行う。
次にDMAユニツト４について説明する。
DMAユニツト４の機能はチヤネルコネクタ５，
６を含むＩ／Ｏチヤネルコネクタに接続された
Ｉ／Ｏ装置とメモリシステム３との間の直接的な
データ転送を制御することである。HRQ出力は
マイクロプロセツサ１のホールド（HOLD）入
力に接続される。前述のようにマイクロプロセツ
サ１は要求信号に応答してホールド状態に入り、
ライン２３を介してHLDA信号をDMAユニツト
４のHLDA入力に供給する。Ｉ／Ｏ装置からの
個々のDMA要求は、DMAサービスを得るため
に、バス２７を介してDMAユニツト４に供給さ
れる。これらの入力は優先度を有し、DRQ０が
最も高くDRQ３が最も低い。DMAユニツト４の
肯定応答出力DACK０ないしDACK３はDMAサ
イクルが許可されたことを個々のＩ／Ｏ装置に知
らせるために用いられる。これらの信号はバス２
８を介してＩ／Ｏチヤネルコネクタおよび制御ユ
ニツト７に供給される。アドレス付勢出力AEN
は、DMAサイクルの間、アドレスを出力させる
ために使用される。AEN信号はライン２９を介
してラツチ１４およびANDゲート１６に供給さ
れる。データバス入出力端子Ｄ０ないしＤ７はマ
イクロプロセツサ１のデータバス（図示せず）
と、バス３１を介してラツチ１４とに接続され
る。DMAユニツト４のプログラムサイクルの
間、端子Ｄ０ないしＤ７でマイクロプロセツサ１
からのデータを受け取つて内部のアドレスレジス
タを更新する。DMAサイクルの間、これらの内
部レジスタは端子Ｄ０ないしＤ７、ラツチ１４、
および送受部１３を介してアドレスビツトＡ８な
いしＡ１５をシステムアドレスバス１９に送る。
端子Ａ０ないしＡ７も、これと同様に働くが、そ
のレジスタは外部にラツチを必要とせず、送受部
１３を介してアドレスビツトＡ０ないしＡ７をシ
ステムアドレスバス１９に送る。制御入出力端子
CONTROL（IOR、IOW、MEMR、および
MEMWラインを含む）はDMAユニツト４の内
部制御レジスタに接続される。DMAサイクルの
間は、制御データの流れは送受部１２を介して、
逆に、制御バス１８へ送られる。
これまでのところ、マイクロプロセツサ１また
はDMAユニツト４の制御およびアドレス指定の
ための主な構成について説明した。これは、チヤ
ネルコネクタのうちの１つに接続された独立の装
置は、システムを介する制御権を行使することが
できないことを意味する。これまでに説明したシ
ステムの場合、このように装置はマイクロプロセ
ツサ１またはDMAユニツト４からのアドレス信
号および制御信号に応答しなければならない。ほ
とんどのＩ／Ｏ装置にとつて、このことは全く問
題ではない。しかしながら、チヤネルコネクタ
が、たとえば、そのコネクタに差し込まれたカー
ド上の周辺装置のような別のプロセツサに接続さ
れている場合は、そのプロセツサはシステム内の
アドレスおよびデータの流れを自分で決定するこ
とはできない。この問題を解決するために、―
MASTERライン２５を全てのチヤネルコネクタ
に共通して接続する。各周辺装置はバス２８を介
して対応するチヤネルコネクタに供給される。肯
定応答信号に応答して―MASTERライン２５を
活動化するよう構成される。ここで、そのような
周辺プロセツサカードがチヤネルコネクタ５に在
つて、このコネクタにチヤネル＃０が割に当てら
れていると仮定する。その周辺プロセツサがシス
テムと通信したいときは、周辺プロセツサが
DMA要求を出してこれをDMAユニツト４の
DRQ０入力へ供給する。DMAユニツト４はライ
ン２４を介してマイクロプロセツサ１にHRQ信
号で応答する。そうしてマイクロプロセツサ１は
ホールド状態に入り、ライン２３を介して
HLDA信号をDMAユニツト４に供給する。
DMAユニツト４は、HLDA信号に応答して、バ
ス２８のDACK０ラインを活動化しハイレベル
の肯定応答信号をチヤネルコネクタ５に送る。周
辺プロセツサはDACKラインと―MASTERライ
ン２５との間に接続されるインバータを含むの
で、―MASTERライン２５はローレベル（ロー
レベルが活動状態）に下がる。周辺プロセツサ
は、バスサイクルを開始する前に、システムの再
構成ができるよう少なくとも１つのシステムクロ
ツクサイクルを待たねばならない。―MASTER
ライン２５はANDゲート１６、ANDゲート１
５、および送受部９のDIR入力に接続される。
ANDゲート１６はDMAユニツト４からのAEN
信号も受け取る。DACK信号と共に、AEN信号
がハイレベルになるが、―MASTERライン２５
がローレベルになるときはANDゲート１６の出
力はハイレベルのままである。この出力（ライン
３５）は送受部１２および１３の右から左への伝
送を制御する。したがつてDMAユニツト４から
システムアドレスバス１９および制御バス１８へ
のデータの伝送は起こらない。
ANDゲート１５は―MASTER信号の他に、
マイクロプロセツサ１からHLDA信号（ライン
２３）を受け取る。HLDA信号がハイレベルで
―MASTER信号がローレベルのとき、ANDゲ
ート１５の出力（ライン３６）はハイレベルであ
る。このハイレベルの出力でラツチ１１が付勢さ
れた制御ユニツト７が滅勢される。インバータ１
７はチヤネルコネクタへのAEN信号（ライン２
６）を下げる。（非活動状態）ためにライン３６
上のハイレベル信号を反転する。通常はDMAユ
ニツトからチヤネルコネクタに直接供給される
AEN信号は、DMAサイクルの間、アドレスを出
力させるために使用される。―MASTER信号は
右から左への伝送のために送受部９をセツトす
る。
このようにしてシステムはチヤネルコネクタに
接続された周辺プロセツサとメモリシステム３と
の間（実際には、任意のメモリまたはマイクロプ
ロセツサ１以外のシステムに接続された他の装置
と主制御ROMとの間）のデータ転送のために設
定される。制御バス１８の制御信号は周辺プロセ
ツサによつて供給される。ラツチ８および送受部
１３はマイクロプロセツサ１およびDMAユニツ
ト４のアドレス出力からシステムアドレスバス１
９へデータを通さない。しかしながら周辺プロセ
ツサからのアドレス信号（システムアドレスバス
１９）はメモリシステム３、およびラツチ１１を
介してバス２２へ供給される。ラツチ１１からの
アドレス信号Ａ１６ないしＡ１９はバス２２を介
してメモリデコーダ１０へ供給され、メモリシス
テム３が選択されるときはバス３０を介してその
ための適切な付勢信号が発生される。前にも説明
したようにラツチされないローカルアドレスビツ
トは送受部９およびアドレスバス２２を介してロ
ーカルアドレスバス２０からメモリデコーダ１０
へ供給される。
周辺プロセツサは、DMAユニツト４へのDRQ
ライン（バス２７）を活動状態に保つ限りは、必
要なだけバスサイクルを遂行することができる。
しかしながらメモリシステム３がダイナミツクラ
ンダムアクセスメモリである場合は、DMAユニ
ツトまたは独立したリフレツシユシステム（図示
せず）を用いてメモリのリフレツシユができるよ
うに、周辺バスサイクルは制限される。周辺プロ
セツサがそのバスサイクルを完了すると、周辺プ
ロセツサは自身のバスドライバをオフ（３状態オ
フ）し、DRQラインを下げる（非活動化する）。
その後、バス制御権はマイクロプロセツサ１、
DMAユニツト４、または他の周辺プロセツサに
移る。
最後にこれまでに説明したことを要約としてお
く。本実施例のマイクロコンピユータシステムは
システムマイクロプロセツサ、DMAコントロー
ラ、または周辺プロセツサで制御することのでき
るシステムである。論理手段が主プロセツサのホ
ールド肯定応答（HLDA）信号と、周辺プロセ
ツサからの―MASTER信号と、DMAコントロ
ーラのアドレス付勢（AEN）信号と、を監視し
て、システムバスを再構成する。AEN信号がロ
ーレベル、―MASTER信号がハイレベル、
HLDA信号がローレベルのときは、バスの制御
権は主プロセツサに与えられる。AEN信号、―
MASTER信号、およびHLDA信号が全てハイレ
ベルのときは、バスの制御権はDMAコントロー
ラに与えられる。AEN信号がハイレベル、―
MASTER信号がローレベル、HLDA信号がハイ
レベルのときは、バスの制御権は周辺プロセツサ
に与えられる。
［発明の効果］ 以上説明したように本発明によれば、主プロセ
ツサ、DMAコントローラ、および周辺プロセツ
サの間でシステムバスの制御権を容易に移すこと
ができる。
【図面の簡単な説明】
図は本発明を利用するマイクロコンピユータシ
ステムの実施例を示すブロツク図である。

Claims (1)

  1. 【特許請求の範囲】 １ 主プロセツサと、 メモリシステムと、 複数の入出力チヤネルと、 該複数の入出力チヤネルに接続された入出力装
    置と前記メモリとの間の直接のデータ転送を制御
    する直接メモリアクセス（DMA）コントローラ
    と、 を含み、該DMAコントローラが１つの入出力チ
    ヤネルからの要求信号に応答して前記主プロセツ
    サにホールド要求信号を発生し、前記主プロセツ
    サがこれに応答してホールド状態に切替わつて、
    アドレスバス、データバス、および制御バスを含
    むシステムバスの制御権を放棄しホールド肯定応
    答信号を発生し、前記DMAコントローラが該ホ
    ールド肯定応答信号に応答して前記システムバス
    の制御権を獲得し、アドレス付勢信号を発生し、
    要求をした入出力チヤネルに第２の肯定応答信号
    を発生して該入出力チヤネルと前記メモリとの間
    の直接のデータ転送を行わしめるようなマイクロ
    コンピユータシステムであつて、 全ての入出力チヤネルに共通に接続され、入出
    力チヤネルに接続された周辺処理装置がその入出
    力チヤネルに供給された前記第２の肯定応答信号
    に応答する事により活動化される制御ラインと、 該制御ラインが活動化された事に応答して、前
    記周辺処理装置の制御の下でのデータ転送のため
    に前記システムバスの制御権を移す論理手段と、 を有することを特徴とするマイクロコンピユータ
    システム。
JP59252117A 1984-03-19 1984-11-30 マイクロコンピユ−タシステム Granted JPS60201464A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US589692 1984-03-19
US06/589,692 US4528626A (en) 1984-03-19 1984-03-19 Microcomputer system with bus control means for peripheral processing devices

Publications (2)

Publication Number Publication Date
JPS60201464A JPS60201464A (ja) 1985-10-11
JPH0228181B2 true JPH0228181B2 (ja) 1990-06-21

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ID=24359085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59252117A Granted JPS60201464A (ja) 1984-03-19 1984-11-30 マイクロコンピユ−タシステム

Country Status (14)

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US (1) US4528626A (ja)
EP (1) EP0155443B1 (ja)
JP (1) JPS60201464A (ja)
KR (1) KR890003323B1 (ja)
AT (1) ATE39581T1 (ja)
BR (1) BR8500945A (ja)
CA (1) CA1221173A (ja)
DE (1) DE3567115D1 (ja)
ES (1) ES8606692A1 (ja)
GB (1) GB2156113B (ja)
HK (1) HK42390A (ja)
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