JPS60201464A - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
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- JPS60201464A JPS60201464A JP59252117A JP25211784A JPS60201464A JP S60201464 A JPS60201464 A JP S60201464A JP 59252117 A JP59252117 A JP 59252117A JP 25211784 A JP25211784 A JP 25211784A JP S60201464 A JPS60201464 A JP S60201464A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はバスの制御権を主プロセツサから周辺プロセッ
サへ移すことのできるマイクロコンピュータシステムに
関する。
サへ移すことのできるマイクロコンピュータシステムに
関する。
［従来技術］
主コンピユータシステムの入出力インターフェースと接
続する周辺処理装置を使用することは従来からよく知ら
れている。そうした構成の例は米国特許第３４６２７４
１号に古くから示されている。このシステムではシステ
ムデータバスおよびシステムアドレスバスは常に主プロ
セツサの制御の下にある。こうしたシステムにおいては
、命令およびデータは主システムから周辺プロセッサに
送られて、周辺プロセッサがそのデータを処理し結果を
主プロセツサに返して次の命令を待つ。このようなシス
テムでは、周辺プロセッサは主システムに対する単なる
従システムとして働くだけであるから、その機能は制限
される。
続する周辺処理装置を使用することは従来からよく知ら
れている。そうした構成の例は米国特許第３４６２７４
１号に古くから示されている。このシステムではシステ
ムデータバスおよびシステムアドレスバスは常に主プロ
セツサの制御の下にある。こうしたシステムにおいては
、命令およびデータは主システムから周辺プロセッサに
送られて、周辺プロセッサがそのデータを処理し結果を
主プロセツサに返して次の命令を待つ。このようなシス
テムでは、周辺プロセッサは主システムに対する単なる
従システムとして働くだけであるから、その機能は制限
される。
他に、全てのプロセッサが本質的に同等なものとして働
く多重プロセッサのような規模の大きいシステムも開発
されている。そのようなシステムにおける全ての共通の
バスは、通常、競合回避装置によって制御される。競合
回避装置は複数のプロセッサからの要求に応答してそれ
らにバスの制御を許可する。こうしたシステムの主な目
的は複数のプロセッサシステムに共有メモリおよびＩ１
０装置を設けてプロセッサシステム間でデータを交変す
ることである。
く多重プロセッサのような規模の大きいシステムも開発
されている。そのようなシステムにおける全ての共通の
バスは、通常、競合回避装置によって制御される。競合
回避装置は複数のプロセッサからの要求に応答してそれ
らにバスの制御を許可する。こうしたシステムの主な目
的は複数のプロセッサシステムに共有メモリおよびＩ１
０装置を設けてプロセッサシステム間でデータを交変す
ることである。
［発明が解決しようとする問題点］
そうしたシステムにおける競合を解決する制御システム
は複雑かつ高価であり、したがってマイクロプロセッサ
システムには全く不適当である。
は複雑かつ高価であり、したがってマイクロプロセッサ
システムには全く不適当である。
したがって本発明の目的は、簡単な構成で、周辺プロセ
ッサがデータ転送のためにシステムバスの制御権を獲得
できるようにすることである。
ッサがデータ転送のためにシステムバスの制御権を獲得
できるようにすることである。
［問題点を解決するための手段］
本発明に基づくマイクロコンピュータシステムは主プロ
セツサおよびＤＭ’Ａ（直接メモリアクセス）コントロ
ーラを含み、ＤＭＡコントローラはＩ１０装置とメモリ
との間の直接のデータ転送を制御する。バスの制御権は
主プロセツサとＤＭＡコントローラとの間の初期接続手
順要求／肯定応答シーケンスに基づいて、主プロセツサ
からＤＭＡコントローラに移る。本発明では、Ｉ１０チ
ャ３− ネルに接続された周辺プロセッサからの制御信号を、初
期接続手順シーケンスと共に用いて、バスの制御権を周
辺プロセッサに移すために論理回路が設けられる。
セツサおよびＤＭ’Ａ（直接メモリアクセス）コントロ
ーラを含み、ＤＭＡコントローラはＩ１０装置とメモリ
との間の直接のデータ転送を制御する。バスの制御権は
主プロセツサとＤＭＡコントローラとの間の初期接続手
順要求／肯定応答シーケンスに基づいて、主プロセツサ
からＤＭＡコントローラに移る。本発明では、Ｉ１０チ
ャ３− ネルに接続された周辺プロセッサからの制御信号を、初
期接続手順シーケンスと共に用いて、バスの制御権を周
辺プロセッサに移すために論理回路が設けられる。
［実施例］
図は本発明を利用するマイクロコンピュータシステムを
簡略的に示すブロック図である。マイクロコンピュータ
システムの主な構成要素はマイクロプロセッサ１、パス
コン１−〇−ラ２、メモリシステム３、およびプログラ
ム可能な直接メモリアクセス（ＤＭＡ）ユニツ１〜４で
ある。マイクロプロセッサ１、パスコン１−〇−ラ２、
およびＤＭＡユニット４は、それぞれ、インテル社のタ
イプ８０２８６、タイプ８２２８８、およびタイプ８２
３７Ａでもよい。これらの主な構成要素はバスを介して
多数の入出力チャネルコネクタに接続される。図には入
出力チャネルコネクタ５．６だけを示した。制御バス１
８、システムアドレスバス１９、およびローカルアドレ
スバス２０の各ラインは制御ライン２５．２６と同様、
全ての入出力チ４− ヤネルコネクタに接続される。残りのバス２７．２８は
それぞれ４本のラインを有する。各ラインはそれぞれ関
連する入出力チャネルコネクタの１つに接続される。
簡略的に示すブロック図である。マイクロコンピュータ
システムの主な構成要素はマイクロプロセッサ１、パス
コン１−〇−ラ２、メモリシステム３、およびプログラ
ム可能な直接メモリアクセス（ＤＭＡ）ユニツ１〜４で
ある。マイクロプロセッサ１、パスコン１−〇−ラ２、
およびＤＭＡユニット４は、それぞれ、インテル社のタ
イプ８０２８６、タイプ８２２８８、およびタイプ８２
３７Ａでもよい。これらの主な構成要素はバスを介して
多数の入出力チャネルコネクタに接続される。図には入
出力チャネルコネクタ５．６だけを示した。制御バス１
８、システムアドレスバス１９、およびローカルアドレ
スバス２０の各ラインは制御ライン２５．２６と同様、
全ての入出力チ４− ヤネルコネクタに接続される。残りのバス２７．２８は
それぞれ４本のラインを有する。各ラインはそれぞれ関
連する入出力チャネルコネクタの１つに接続される。
マイクロプロセッサ１は、簡単のため、わずかの接続し
か図示していない。ホールド肯定応答（ＨＬ Ｄ Ａ
）出力は、ライン２４を介してＤＭＡユニット４から供
給されるホールド要求（ＨＲＱ）信号に応答して活動化
される。マイクロプロセッサ１はホールド要求信号を受
け取ると、現バスサイクルを完了し自身のバスドライバ
をオフ状態（３状態オフ）にしてＨＬＤＡ出力を活動化
する。
か図示していない。ホールド肯定応答（ＨＬ Ｄ Ａ
）出力は、ライン２４を介してＤＭＡユニット４から供
給されるホールド要求（ＨＲＱ）信号に応答して活動化
される。マイクロプロセッサ１はホールド要求信号を受
け取ると、現バスサイクルを完了し自身のバスドライバ
をオフ状態（３状態オフ）にしてＨＬＤＡ出力を活動化
する。
これによりＤＭＡユニット４の制御の下で、メモリシス
テム３とＩ１０装置との間のデータ転送用としてシステ
ムデータバス（図示せず）が解放される。これについて
は後で説明する。制御バス２１はマイクロプロセッサ１
とバスコントローラ２を接続する。制御バス２１はＭＩ
Ｏ（メモリ、ｌ１０）ラインおよびバスサイクル状況信
号ラインＳＯおよびＳｌを含む。バスコントローラ２は
Ｍ■０、ＳＯ５およびＳ１信号に応答して遂行すべきバ
スサイクルのタイプを定める。ＭＴＯ信号がローレベル
、Ｓ１信号がローレベル、ＳＯ倍信号ハイレベルのとき
は定義されるバスサイクルはＩ１０読取リサイクルであ
る。ＭＴＯ信号がローレベル、Ｓ１信号がハイレベル、
ＳＯ倍信号ローレベルのときは定義されるバスサイクル
はＴ１０書込みサイクルである。ＭＩＯ信号がハイレベ
ル、Ｓ１信号がローレベル、ＳＯ倍信号ハ、イレベルの
ときは定義されるバスサイクルはメモリ読取リサイクル
である。ＭＴＯ信号がハイレベル、８１信号がハイレベ
ル、ＳＯ倍信号ローレベルのときは定義されるバスサイ
クルはメモリ書込みサイクルである。こうしてバスコン
トローラ２は制御バス１８の対応するラインに、ＴＯＲ
（Ｔ１０読取り）信号、ｌ０Ｗ（Ｉ１０書込み）信号、
ＭＥＭＲ（メモリ読取り）信号、またはＭＥＭＷ （メ
モリ書込み）信号を発生する。ＭＥＭＲ信号およびＭＥ
ＭＷ信号はメモリシステム３に供給される。
テム３とＩ１０装置との間のデータ転送用としてシステ
ムデータバス（図示せず）が解放される。これについて
は後で説明する。制御バス２１はマイクロプロセッサ１
とバスコントローラ２を接続する。制御バス２１はＭＩ
Ｏ（メモリ、ｌ１０）ラインおよびバスサイクル状況信
号ラインＳＯおよびＳｌを含む。バスコントローラ２は
Ｍ■０、ＳＯ５およびＳ１信号に応答して遂行すべきバ
スサイクルのタイプを定める。ＭＴＯ信号がローレベル
、Ｓ１信号がローレベル、ＳＯ倍信号ハイレベルのとき
は定義されるバスサイクルはＩ１０読取リサイクルであ
る。ＭＴＯ信号がローレベル、Ｓ１信号がハイレベル、
ＳＯ倍信号ローレベルのときは定義されるバスサイクル
はＴ１０書込みサイクルである。ＭＩＯ信号がハイレベ
ル、Ｓ１信号がローレベル、ＳＯ倍信号ハ、イレベルの
ときは定義されるバスサイクルはメモリ読取リサイクル
である。ＭＴＯ信号がハイレベル、８１信号がハイレベ
ル、ＳＯ倍信号ローレベルのときは定義されるバスサイ
クルはメモリ書込みサイクルである。こうしてバスコン
トローラ２は制御バス１８の対応するラインに、ＴＯＲ
（Ｔ１０読取り）信号、ｌ０Ｗ（Ｉ１０書込み）信号、
ＭＥＭＲ（メモリ読取り）信号、またはＭＥＭＷ （メ
モリ書込み）信号を発生する。ＭＥＭＲ信号およびＭＥ
ＭＷ信号はメモリシステム３に供給される。
マイクロプロセッサ１の２４個のアドレス出力ＡＯない
しＡ２３はアドレスバス２２に供給される。アドレスバ
ス２２のラインＡＯないしＡ１９はラッチ８に接続され
る。ラッチ８はマイクロプロセッサ１からのＨＬ Ｄ
Ａ信号がないとき人力Ｅで付勢される。ラッチ８からの
信号はメモリシステム３へ下位アドレスビットを供給す
るシステムアドレスバス１９のラインＳＡＯないし５Ａ
１９に供給され、さらにチャネルコネクタ５，６を介し
て１１０装置にも供給される。アドレスバス２２のライ
ンＡ１７ないしＡ２３は双方向性の送受部９に接続され
る。送受部９はローカルアドレスバス２０のラインＬ
Ａ ］、 ７ないしＬＡ２３に接続される。ローカルア
ドレスバス２０はチャネルコネクタ５．６を介してＩ１
０装置へ上位アドレスビットを供給する。これらの上位
アドレスビットは下位アドレスビット（ＡＯないしＡ１
９）のようにはラッチされないので、上位アドレスビッ
トは下位アドレスビットよりも先に使用可能になる。
しＡ２３はアドレスバス２２に供給される。アドレスバ
ス２２のラインＡＯないしＡ１９はラッチ８に接続され
る。ラッチ８はマイクロプロセッサ１からのＨＬ Ｄ
Ａ信号がないとき人力Ｅで付勢される。ラッチ８からの
信号はメモリシステム３へ下位アドレスビットを供給す
るシステムアドレスバス１９のラインＳＡＯないし５Ａ
１９に供給され、さらにチャネルコネクタ５，６を介し
て１１０装置にも供給される。アドレスバス２２のライ
ンＡ１７ないしＡ２３は双方向性の送受部９に接続され
る。送受部９はローカルアドレスバス２０のラインＬ
Ａ ］、 ７ないしＬＡ２３に接続される。ローカルア
ドレスバス２０はチャネルコネクタ５．６を介してＩ１
０装置へ上位アドレスビットを供給する。これらの上位
アドレスビットは下位アドレスビット（ＡＯないしＡ１
９）のようにはラッチされないので、上位アドレスビッ
トは下位アドレスビットよりも先に使用可能になる。
したがって、装置内のアドレス選択よりも前に上位のア
ドレスビットで当該装置の事前選択ができ一７＝ る。アドレスバス２２のラインＡ１７ないしＡ２３はメ
モリデコーダ】０にも接続される。メモリデコーダ１０
は」三位アドレスビットに応答してバス３０を介するメ
モリシステム３またはシステム制御用ＲＯＭ （図示せ
ず）の内部の領域を選択するための付勢信号を供給する
ＲＯＭである。選択されたメモリ内の実際のアドレスは
、もちろん、ラッチ８からの、またはチャネルコネクタ
に接続されたＩ１０装置からの下位アドレスピッ１へ（
システムアドレスバス１９）で定義される。
ドレスビットで当該装置の事前選択ができ一７＝ る。アドレスバス２２のラインＡ１７ないしＡ２３はメ
モリデコーダ】０にも接続される。メモリデコーダ１０
は」三位アドレスビットに応答してバス３０を介するメ
モリシステム３またはシステム制御用ＲＯＭ （図示せ
ず）の内部の領域を選択するための付勢信号を供給する
ＲＯＭである。選択されたメモリ内の実際のアドレスは
、もちろん、ラッチ８からの、またはチャネルコネクタ
に接続されたＩ１０装置からの下位アドレスピッ１へ（
システムアドレスバス１９）で定義される。
ラッチ１１はアドレスバス２２のラインＡ ｉ ６ない
しＡ ｉ ９に接続される。Ａ、ＮＤゲート１５からの
付勢信号で付勢されるラッチ１１は、ＤＭＡオペレーシ
ョンの間、アドレスビットＡｉ６ないしＡ １．９をシ
ステムアドレスバス１９に供給するために使用される。
しＡ ｉ ９に接続される。Ａ、ＮＤゲート１５からの
付勢信号で付勢されるラッチ１１は、ＤＭＡオペレーシ
ョンの間、アドレスビットＡｉ６ないしＡ １．９をシ
ステムアドレスバス１９に供給するために使用される。
ＤＭＡページレジスタを含む制御ユニット７は、ＤＭＡ
オペレーションの間、アドレスビットＡ１６ないしＡ２
３をアドレスバス２２へ供給するために使用される。制
御ユニット７の機能は、ＤＭＡオペレーションの間、メ
モ８− リアドレスを拡張することである。制御ユニット７はテ
キサスインストルメンツ社の５Ｎ７４Ｌ８６１２タイプ
でよい。制御ユニット７はマイクロプロセッサ１のデー
タバスから周期的に再ロードできる４つの８ビツトアド
レスレジスタを含む。
オペレーションの間、アドレスビットＡ１６ないしＡ２
３をアドレスバス２２へ供給するために使用される。制
御ユニット７の機能は、ＤＭＡオペレーションの間、メ
モ８− リアドレスを拡張することである。制御ユニット７はテ
キサスインストルメンツ社の５Ｎ７４Ｌ８６１２タイプ
でよい。制御ユニット７はマイクロプロセッサ１のデー
タバスから周期的に再ロードできる４つの８ビツトアド
レスレジスタを含む。
ＤＭＡオペレーションの間、これらのレジスタは制御ユ
ニット７の入力ＭＡＯないしＭＡ３に接続されるバス２
８の４本の肯定応答ラインのうちの１本を付勢すること
によって個別に選択することができる。ＤＭＡユニット
４０制御下でデータ転送のためのＩ１０装置の選択を行
う肯定応答ラインはアドレスビットＡ １．６ないしＡ
２３の選択も行う。
ニット７の入力ＭＡＯないしＭＡ３に接続されるバス２
８の４本の肯定応答ラインのうちの１本を付勢すること
によって個別に選択することができる。ＤＭＡユニット
４０制御下でデータ転送のためのＩ１０装置の選択を行
う肯定応答ラインはアドレスビットＡ １．６ないしＡ
２３の選択も行う。
次にＤＭＡユニット４について説明する。ＤＭＡユニッ
ト４の機能はチャネルコネクタ５．６を含むＩ１０チャ
ネルコネクタに接続されたＩ１０装置とメモリシステム
３との間の直接的なデータ転送を制御することである。
ト４の機能はチャネルコネクタ５．６を含むＩ１０チャ
ネルコネクタに接続されたＩ１０装置とメモリシステム
３との間の直接的なデータ転送を制御することである。
ＨＲＱ出力はマイクロプロセッサ１のホールド（ＨＯＬ
Ｄ）入力に接続される。前述のようにマイクロプロセッ
サ１は要求信号に応答してホールド状態に入り、ライン
２３を介してＨＬ Ｄ Ａ信号をＤＭＡユニット４のＨ
Ｌ Ｄ Ａ入力に供給する。Ｔ１０装置からの個々のＤ
ＭＡ要求は、ＤＭＡサービスを得るために、バス２７を
介してＤＭＡユニツ１〜４に供給される。
Ｄ）入力に接続される。前述のようにマイクロプロセッ
サ１は要求信号に応答してホールド状態に入り、ライン
２３を介してＨＬ Ｄ Ａ信号をＤＭＡユニット４のＨ
Ｌ Ｄ Ａ入力に供給する。Ｔ１０装置からの個々のＤ
ＭＡ要求は、ＤＭＡサービスを得るために、バス２７を
介してＤＭＡユニツ１〜４に供給される。
これらの入力は優先度を有し、ＤＲＱＯが最も高＜ＤＲ
Ｑ３が最も低い。ＤＭＡユニツ１〜４の肯定応答出力Ｄ
ＡＣＫＯないしＤＡＣＫ３はＤＭＡサイクルが許可され
たことを個々のＩ ／、０装置に知らせるために用いら
れる。これらの信号はバス２８を介してＩ１０チャネル
コネクタおよび制御ユニット７に供給される。アドレス
付勢出力ＡＥＮは、ＤＭＡサイクルの間、アドレスを出
力させるために使用される。ＡＥＮ信号はライン２９を
介してラッチ１４およびＡＮＴ）ゲート１６に供給され
る。データバス入出力端子ＤＯないしＤ７はマイクロプ
ロセッサ１のデータバス（図示せず）と、バス３１．を
介してラッチ１４とに接続される。ＤＭＡユニット４の
プログラムサイクルの間、端子ＤＯないしＤ７でマイク
ロプロセッサ１からのデータを受け取って内部のアドレ
スレジスタを更新する。ＤＭＡサイクルの間、これらの
内部レジスタは端子ＤｏないしＤ７、ラッチ１４、およ
び送受部１３を介してアドレスビットＡ８ないしＡ１５
をシステムアドレスバス１９に送る。端子ＡＯないしＡ
７も、これと同様に働くが、そのレジスタは外部にラッ
チを必要とせず、送受部１３を介してアドレスビットＡ
ＯないしＡ７をシステムアドレスバス］９に送る。制御
入出力端子Ｃ０ＮＴＲ０Ｔ、、（ＩＯＲｌＩＯＷ、ＭＥ
ＭＲｌおよびＭＥＭＷラインを含む）はＤＭＡユニット
４の内部制御レジスタに接続される。ＤＭＡサイクルの
間は、制御データの流れは送受部１２を介して、逆に、
制御バス１８へ送られる。
Ｑ３が最も低い。ＤＭＡユニツ１〜４の肯定応答出力Ｄ
ＡＣＫＯないしＤＡＣＫ３はＤＭＡサイクルが許可され
たことを個々のＩ ／、０装置に知らせるために用いら
れる。これらの信号はバス２８を介してＩ１０チャネル
コネクタおよび制御ユニット７に供給される。アドレス
付勢出力ＡＥＮは、ＤＭＡサイクルの間、アドレスを出
力させるために使用される。ＡＥＮ信号はライン２９を
介してラッチ１４およびＡＮＴ）ゲート１６に供給され
る。データバス入出力端子ＤＯないしＤ７はマイクロプ
ロセッサ１のデータバス（図示せず）と、バス３１．を
介してラッチ１４とに接続される。ＤＭＡユニット４の
プログラムサイクルの間、端子ＤＯないしＤ７でマイク
ロプロセッサ１からのデータを受け取って内部のアドレ
スレジスタを更新する。ＤＭＡサイクルの間、これらの
内部レジスタは端子ＤｏないしＤ７、ラッチ１４、およ
び送受部１３を介してアドレスビットＡ８ないしＡ１５
をシステムアドレスバス１９に送る。端子ＡＯないしＡ
７も、これと同様に働くが、そのレジスタは外部にラッ
チを必要とせず、送受部１３を介してアドレスビットＡ
ＯないしＡ７をシステムアドレスバス］９に送る。制御
入出力端子Ｃ０ＮＴＲ０Ｔ、、（ＩＯＲｌＩＯＷ、ＭＥ
ＭＲｌおよびＭＥＭＷラインを含む）はＤＭＡユニット
４の内部制御レジスタに接続される。ＤＭＡサイクルの
間は、制御データの流れは送受部１２を介して、逆に、
制御バス１８へ送られる。
これまでのところ、マイクロプロセッサ１またはＤＭＡ
ユニツ１〜４の制御およびアドレス指定のための主な構
成について説明した。これは、チャネルコネクタのうち
の１つに接続された独立の装置は、システムを介する制
御権を行使することができないことを意味する。これま
でに説明したシ１１− ステムの場合、このように装置はマイクロプロセッサ１
またはＤＭＡユニット４からのアドレス信号および制御
信号に応答しなければならない。はとんどのＩ１０装置
にとって、このことは全く問題ではない。しかしながら
、チャネルコネクタが、たとえば、そのコネクタに差し
込まれたカード」二の周辺装置のような別のプロセッサ
に接続されている場合は、そのプロセッサはシステム内
のアドレスおよびデータの流れを自分で決定することは
できない。この問題を解決するために、−ＭＡＳＴＥＲ
ライン２５を全てのチャネルコネクタに共通して接続す
る。各周辺装置はバス２８を介して対応するチャネルコ
ネクタに供給される。肯定応答信号に応答して−ＭＡＳ
ＴＥＲライン２５を活動化するよう構成される。ここで
、そのような周辺プロセッサカードがチャネルコネクタ
５に在って、このコネクタにチャネル＃Ｏが１ｆｌ１４
こ当てられていると仮定する。その周辺プロセッサがシ
ステムと通信したいときは、周辺プロセッサがＤＭＡ要
求を出してこれをＤＭＡユニット４のＤＲＱＯ１２− 人力へ供給する。ＤＭＡユニット４はライン２４を介し
てマイクロプロセッサ１にＨＲＱ信号で応答する。そう
してマイクロプロセッサ１はホールド状態に入り、ライ
ン２３を介してＨＬＤＡ信号をＤＭＡユニット４に供給
する。ＤＭＡユニット４は、！（Ｌ Ｄ Ａ信号に応答
して、バス２８のＤＡＣＫＯラインを活動化しハイレベ
ルの肯定応答信号をチャネルコネクタ５に送る。周辺プ
ロセッサはＤＡＣＫラインと−ＭＡＳＴＥＲライン２５
との間に接続されるインバータを含むので、−ＭＡＳＴ
ＥＲライン２５はローレベル（ローレベルが活動状態）
に下がる。周辺プロセッサは、バスサイクルを開始する
前に、システムの再構成ができるよう少なくとも１つの
システムクロックサイクルを待たねばならない。−ＭＡ
ＳＴＥＲライン２５はＡＮＤゲート１６、ＡＮＤゲート
１５、および送受部９のＤＩＲ入力に接続される。ＡＮ
Ｄゲート１６はＤＭＡユニット４からのＡＥＮ信号も受
け取る。ＤＡＣＫ信号と共に、ＡＥＮ信号がハイレベル
になるが、−ＭＡＳＴＥＲライン２５がローレベルにな
るときはＡＮＤゲート１６の出力はハイレベルのままで
ある。この出力（ライン３５）は送受部１２および１３
の右から左への伝送を制御する。したがってＤＭＡユニ
ツ１−４からシステムアドレスバス】９および制御バス
１８へのデータの伝送は起こらない。
ユニツ１〜４の制御およびアドレス指定のための主な構
成について説明した。これは、チャネルコネクタのうち
の１つに接続された独立の装置は、システムを介する制
御権を行使することができないことを意味する。これま
でに説明したシ１１− ステムの場合、このように装置はマイクロプロセッサ１
またはＤＭＡユニット４からのアドレス信号および制御
信号に応答しなければならない。はとんどのＩ１０装置
にとって、このことは全く問題ではない。しかしながら
、チャネルコネクタが、たとえば、そのコネクタに差し
込まれたカード」二の周辺装置のような別のプロセッサ
に接続されている場合は、そのプロセッサはシステム内
のアドレスおよびデータの流れを自分で決定することは
できない。この問題を解決するために、−ＭＡＳＴＥＲ
ライン２５を全てのチャネルコネクタに共通して接続す
る。各周辺装置はバス２８を介して対応するチャネルコ
ネクタに供給される。肯定応答信号に応答して−ＭＡＳ
ＴＥＲライン２５を活動化するよう構成される。ここで
、そのような周辺プロセッサカードがチャネルコネクタ
５に在って、このコネクタにチャネル＃Ｏが１ｆｌ１４
こ当てられていると仮定する。その周辺プロセッサがシ
ステムと通信したいときは、周辺プロセッサがＤＭＡ要
求を出してこれをＤＭＡユニット４のＤＲＱＯ１２− 人力へ供給する。ＤＭＡユニット４はライン２４を介し
てマイクロプロセッサ１にＨＲＱ信号で応答する。そう
してマイクロプロセッサ１はホールド状態に入り、ライ
ン２３を介してＨＬＤＡ信号をＤＭＡユニット４に供給
する。ＤＭＡユニット４は、！（Ｌ Ｄ Ａ信号に応答
して、バス２８のＤＡＣＫＯラインを活動化しハイレベ
ルの肯定応答信号をチャネルコネクタ５に送る。周辺プ
ロセッサはＤＡＣＫラインと−ＭＡＳＴＥＲライン２５
との間に接続されるインバータを含むので、−ＭＡＳＴ
ＥＲライン２５はローレベル（ローレベルが活動状態）
に下がる。周辺プロセッサは、バスサイクルを開始する
前に、システムの再構成ができるよう少なくとも１つの
システムクロックサイクルを待たねばならない。−ＭＡ
ＳＴＥＲライン２５はＡＮＤゲート１６、ＡＮＤゲート
１５、および送受部９のＤＩＲ入力に接続される。ＡＮ
Ｄゲート１６はＤＭＡユニット４からのＡＥＮ信号も受
け取る。ＤＡＣＫ信号と共に、ＡＥＮ信号がハイレベル
になるが、−ＭＡＳＴＥＲライン２５がローレベルにな
るときはＡＮＤゲート１６の出力はハイレベルのままで
ある。この出力（ライン３５）は送受部１２および１３
の右から左への伝送を制御する。したがってＤＭＡユニ
ツ１−４からシステムアドレスバス】９および制御バス
１８へのデータの伝送は起こらない。
ＡＮＤゲート１５は−Ｍ Ａ Ｓ Ｔ Ｅ Ｒ信号の他
に、マイクロプロセッサ１からＨＬ Ｄ Ａ信号（ライ
ン２３）を受け取る。ＨＬ Ｄ Ａ信号がハイレベルで
−ＭＡＳＴＥＲ信号がローレベルのとき、ＡＮＤゲート
１５の出力（ライン３６）はハイレベルである。このハ
イレベルの出力でラッチ１１が伺勢され制御ユニツ１〜
７が減勢される。インバータ１７はチャネルコネクタへ
のＡＥＮ信号（ライン２６）を下げる。（非活動状態）
ためにライン３６上のハイレベル信号を反転する。通常
はＤＭＡユニットからチャネルコネクタに直接供給され
るＡＥＮ信号は、ＤＭＡサイクルの間、アドレスを出力
させるために使用される。−ＭＡＳＴＥＲ信号は右から
左への伝送のために送受部９をセットする。
に、マイクロプロセッサ１からＨＬ Ｄ Ａ信号（ライ
ン２３）を受け取る。ＨＬ Ｄ Ａ信号がハイレベルで
−ＭＡＳＴＥＲ信号がローレベルのとき、ＡＮＤゲート
１５の出力（ライン３６）はハイレベルである。このハ
イレベルの出力でラッチ１１が伺勢され制御ユニツ１〜
７が減勢される。インバータ１７はチャネルコネクタへ
のＡＥＮ信号（ライン２６）を下げる。（非活動状態）
ためにライン３６上のハイレベル信号を反転する。通常
はＤＭＡユニットからチャネルコネクタに直接供給され
るＡＥＮ信号は、ＤＭＡサイクルの間、アドレスを出力
させるために使用される。−ＭＡＳＴＥＲ信号は右から
左への伝送のために送受部９をセットする。
このようにしてシステムはチャネルコネクタに接続され
た周辺プロセッサとメモリシステム３との間（実際には
、任意のメモリまたはマイクロプロセッサ１以外のシス
テムに接続された他の装置と主制御ＲＯＭとの間）のデ
ータ転送のために設定される。制御バス１８の制御信号
は周辺プロセッサによって供給される。ラッチ８および
送受部１３はマイクロプロセッサ１およびＤＭＡユニッ
ト４のアドレス出力からシステムアドレスバス１９ヘデ
ータを通さない。しかしながら周辺プロセッサからのア
ドレス信号（システムアドレスバス１９）はメモリシス
テム３、およびラッチ１１を介してバス２２へ供給され
る。ラッチ１１からのアドレス信号Ａ１６ないしＡ１９
はバス２２を介してメモリデコーダ１０へ供給され、メ
モリシステム３が選択されるときはバス３０を介してそ
のための適切な付勢信号が発生される。前にも説明した
ようにラッチされないローカルアドレスビットは送受部
９およびアドレスバス２２を介してロー１５＝ 一カルアドレスバス２０からメモリデコーダ１０へ供給
される。
た周辺プロセッサとメモリシステム３との間（実際には
、任意のメモリまたはマイクロプロセッサ１以外のシス
テムに接続された他の装置と主制御ＲＯＭとの間）のデ
ータ転送のために設定される。制御バス１８の制御信号
は周辺プロセッサによって供給される。ラッチ８および
送受部１３はマイクロプロセッサ１およびＤＭＡユニッ
ト４のアドレス出力からシステムアドレスバス１９ヘデ
ータを通さない。しかしながら周辺プロセッサからのア
ドレス信号（システムアドレスバス１９）はメモリシス
テム３、およびラッチ１１を介してバス２２へ供給され
る。ラッチ１１からのアドレス信号Ａ１６ないしＡ１９
はバス２２を介してメモリデコーダ１０へ供給され、メ
モリシステム３が選択されるときはバス３０を介してそ
のための適切な付勢信号が発生される。前にも説明した
ようにラッチされないローカルアドレスビットは送受部
９およびアドレスバス２２を介してロー１５＝ 一カルアドレスバス２０からメモリデコーダ１０へ供給
される。
周辺プロセッサは、ＤＭＡユニット４へのＤＲＱライン
（バス２７）を活動状態に保つ限りは、必要なだけバス
サイクルを遂行することができる。
（バス２７）を活動状態に保つ限りは、必要なだけバス
サイクルを遂行することができる。
しかしながらメモリシステム３がダイナミックランダム
アクセスメモリである場合は、ＤＭＡユニットまたは独
立したリフレッシュシステム（図示せず）を用いてメモ
リのリフレッシュができるように、周辺バスサイクルは
制限される。周辺プロセッサがそのバスサイクルを完了
すると、周辺プロセッサは自身のバスドライバをオフ（
３状態オフ）し、ＤＲＱラインを下げる（非活動化する
）。
アクセスメモリである場合は、ＤＭＡユニットまたは独
立したリフレッシュシステム（図示せず）を用いてメモ
リのリフレッシュができるように、周辺バスサイクルは
制限される。周辺プロセッサがそのバスサイクルを完了
すると、周辺プロセッサは自身のバスドライバをオフ（
３状態オフ）し、ＤＲＱラインを下げる（非活動化する
）。
その後、バスの制御権はマイクロプロセッサ１、ＤＭＡ
ユニット４、または他の周辺プロセッサに移る。
ユニット４、または他の周辺プロセッサに移る。
最後にこれまでに説明したことを要約としておく。本実
施例のマイクロコンピュータシステムはシステムマイク
ロプロセッサ、ＤＭＡコントローラ、または周辺プロセ
ッサで制御することのでき１６− るシステムである。論理手段が主プロセツサのホールド
肯定応答（ＨＴ、 Ｄ Ａ ）信号と、周辺プロセッサ
からの−ＭＡＳＴＥＲＭＡＳＴＥＲ信号ントローラのア
ドレス付勢（ＡＥＮ）信号と、を監視して、システムバ
スを再構成する。ＡＥＮ信号がローレベル、−ＭＡＳＴ
ＥＲ信号がハイレベル、ＨＬＤＡ信号がローレベルのと
きは、バスの制御権は主プロセツサに与えられる。ＡＥ
Ｎ信号、−ＭＡＳＴＥＲ信号、およびＨＬＤＡ信号が全
てハイレベルのときは、バスの制御権はＤＭＡコントロ
ーラに与えられる。ＡＥＮ信号がハイレベル、−ＭＡＳ
ＴＥＲ信号がローレベル、ＨＬＤＡ信号がハイレベルの
ときは、バスの制御権は周辺プロセッサに与えられる。
施例のマイクロコンピュータシステムはシステムマイク
ロプロセッサ、ＤＭＡコントローラ、または周辺プロセ
ッサで制御することのでき１６− るシステムである。論理手段が主プロセツサのホールド
肯定応答（ＨＴ、 Ｄ Ａ ）信号と、周辺プロセッサ
からの−ＭＡＳＴＥＲＭＡＳＴＥＲ信号ントローラのア
ドレス付勢（ＡＥＮ）信号と、を監視して、システムバ
スを再構成する。ＡＥＮ信号がローレベル、−ＭＡＳＴ
ＥＲ信号がハイレベル、ＨＬＤＡ信号がローレベルのと
きは、バスの制御権は主プロセツサに与えられる。ＡＥ
Ｎ信号、−ＭＡＳＴＥＲ信号、およびＨＬＤＡ信号が全
てハイレベルのときは、バスの制御権はＤＭＡコントロ
ーラに与えられる。ＡＥＮ信号がハイレベル、−ＭＡＳ
ＴＥＲ信号がローレベル、ＨＬＤＡ信号がハイレベルの
ときは、バスの制御権は周辺プロセッサに与えられる。
［発明の効果］
以上説明したように本発明によれば、主プロセツサ、Ｄ
ＭＡコントローラ、および周辺プロセッサの間でシステ
ムバスの制御権を容易に移すことができる。
ＭＡコントローラ、および周辺プロセッサの間でシステ
ムバスの制御権を容易に移すことができる。
図は本発明を利用するマイクロコンピュータシステムの
実施例を示すブロック図である。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 − （外１名） １９−
実施例を示すブロック図である。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 − （外１名） １９−
Claims (1)
- 【特許請求の範囲】 主プロセツサと、 メモリシステムと、 複数の入出力チャネルと、 該複数の入出力チャネルに接続された入出力装置と前記
メモリとの間の直接のデータ転送を制御する直接メモリ
アクセス（ＤＭＡ）コントローラと、 を含み、該ＤＭＡコントローラが１つの入出力チャネル
からの要求信号に応答して前記主プロセツサにホールド
要求信号を発生し、前記主プロセツサがこれに応答して
ホールド状態に切替わって、アドレスバス、データバス
、および制御バスを含むシステムバスの制御権を放棄し
ホールド肯定応答信号を発生し、前記ＤＭＡコントロー
ラが該ホールド肯定応答信号に応答して前記システムｌ
バスの制御権を獲得し、アドレス付勢信号を発生し、要
求をした入出力チャネルに第２の肯定応答信号を発生し
て該入出力チャネルと前記メモリとの間の直接のデータ
転送を行わしめるようなマイクロコンピュータシステム
であって、 全ての入出力チャネルに共通に接続され、入出力チャネ
ルに接続された周辺処理装置がその入出力チャネルに供
給された前記第２の肯定応答信号に応答する事により活
動化される制御ラインと、該制御ラインが活動化された
事に応答して、前記周辺処理装置の制御の下でのデータ
転送のために前記システムバスの制御権を移す論理手段
と、を有することを特徴とするマイクロコンピュータシ
ステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US589692 | 1984-03-19 | ||
| US06/589,692 US4528626A (en) | 1984-03-19 | 1984-03-19 | Microcomputer system with bus control means for peripheral processing devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201464A true JPS60201464A (ja) | 1985-10-11 |
| JPH0228181B2 JPH0228181B2 (ja) | 1990-06-21 |
Family
ID=24359085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252117A Granted JPS60201464A (ja) | 1984-03-19 | 1984-11-30 | マイクロコンピユ−タシステム |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US4528626A (ja) |
| EP (1) | EP0155443B1 (ja) |
| JP (1) | JPS60201464A (ja) |
| KR (1) | KR890003323B1 (ja) |
| AT (1) | ATE39581T1 (ja) |
| BR (1) | BR8500945A (ja) |
| CA (1) | CA1221173A (ja) |
| DE (1) | DE3567115D1 (ja) |
| ES (1) | ES8606692A1 (ja) |
| GB (1) | GB2156113B (ja) |
| HK (1) | HK42390A (ja) |
| MX (1) | MX158688A (ja) |
| PH (1) | PH24588A (ja) |
| ZA (1) | ZA85183B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4594654A (en) * | 1983-11-04 | 1986-06-10 | Advanced Micro Devices, Inc. | Circuit for controlling external bipolar buffers from an MOS peripheral device |
| JPS6191752A (ja) * | 1984-10-11 | 1986-05-09 | Nec Corp | マイクロコンピユ−タ |
| US4918597A (en) * | 1984-12-14 | 1990-04-17 | Alcatel Usa Corp. | Adaptive interface for transferring segmented message between device and microcomputer on line division multiplexed bus |
| US4794523A (en) * | 1985-09-30 | 1988-12-27 | Manolito Adan | Cache memory architecture for microcomputer speed-up board |
| US4847750A (en) * | 1986-02-13 | 1989-07-11 | Intelligent Instrumentation, Inc. | Peripheral DMA controller for data acquisition system |
| US4989113A (en) * | 1987-03-13 | 1991-01-29 | Texas Instruments Incorporated | Data processing device having direct memory access with improved transfer control |
| US5099417A (en) * | 1987-03-13 | 1992-03-24 | Texas Instruments Incorporated | Data processing device with improved direct memory access |
| US4901234A (en) * | 1987-03-27 | 1990-02-13 | International Business Machines Corporation | Computer system having programmable DMA control |
| US4975832A (en) * | 1987-06-25 | 1990-12-04 | Teac Corporation | Microcomputer system with dual DMA mode transmissions |
| US5113339A (en) * | 1987-10-20 | 1992-05-12 | Sharp Kabushiki Kaisha | Data processor for detecting identical data simultaneously coexisting in a plurality of data sections of data transmission paths |
| US4930069A (en) * | 1987-11-18 | 1990-05-29 | International Business Machines Corporation | Mechanism and method for transferring data between bus units having varying master and slave DMA capabilities |
| US5261057A (en) * | 1988-06-30 | 1993-11-09 | Wang Laboratories, Inc. | I/O bus to system interface |
| US5003463A (en) * | 1988-06-30 | 1991-03-26 | Wang Laboratories, Inc. | Interface controller with first and second buffer storage area for receiving and transmitting data between I/O bus and high speed system bus |
| US4987529A (en) * | 1988-08-11 | 1991-01-22 | Ast Research, Inc. | Shared memory bus system for arbitrating access control among contending memory refresh circuits, peripheral controllers, and bus masters |
| JPH03122745A (ja) * | 1989-10-05 | 1991-05-24 | Mitsubishi Electric Corp | Ｄｍａ制御方式 |
| US5191657A (en) * | 1989-11-09 | 1993-03-02 | Ast Research, Inc. | Microcomputer architecture utilizing an asynchronous bus between microprocessor and industry standard synchronous bus |
| EP0510241A3 (en) * | 1991-04-22 | 1993-01-13 | Acer Incorporated | Upgradeable/downgradeable computer |
| US5761479A (en) * | 1991-04-22 | 1998-06-02 | Acer Incorporated | Upgradeable/downgradeable central processing unit chip computer systems |
| EP0542087A3 (en) * | 1991-11-10 | 1997-12-29 | Hewlett-Packard Company | Method and apparatus for efficient serialized transmission of handshake signal on a digital bus |
| US5577214A (en) * | 1992-05-18 | 1996-11-19 | Opti, Inc. | Programmable hold delay |
| WO1994003857A1 (en) * | 1992-08-10 | 1994-02-17 | Advanced Logic Research, Inc. | Computer interface for concurrently performing plural seeks on plural disk drives |
| US5619729A (en) * | 1993-12-02 | 1997-04-08 | Intel Corporation | Power management of DMA slaves with DMA traps |
| US5978866A (en) * | 1997-03-10 | 1999-11-02 | Integrated Technology Express, Inc. | Distributed pre-fetch buffer for multiple DMA channel device |
| JP3581601B2 (ja) * | 1998-12-18 | 2004-10-27 | 松下電器産業株式会社 | データ転送装置、データ転送システムおよび記録媒体 |
| US7036064B1 (en) * | 2000-11-13 | 2006-04-25 | Omar Kebichi | Synchronization point across different memory BIST controllers |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1485758A (en) * | 1973-09-16 | 1977-09-14 | Hawker Siddeley Dynamics Ltd | Computer systems |
| US4047158A (en) * | 1974-12-13 | 1977-09-06 | Pertec Corporation | Peripheral processing system |
| US4112490A (en) * | 1976-11-24 | 1978-09-05 | Intel Corporation | Data transfer control apparatus and method |
| US4180855A (en) * | 1978-04-07 | 1979-12-25 | Gte Automatic Electric Laboratories Incorporated | Direct memory access expander unit for use with a microprocessor |
| DE2824557C2 (de) * | 1978-06-05 | 1983-01-20 | Siemens AG, 1000 Berlin und 8000 München | Anordnung in Mikroprozessoren für den Aufbau von Multiprozessor-Systemen |
| EP0057756B1 (de) * | 1981-02-11 | 1985-02-20 | Siemens Aktiengesellschaft | Anordnung zum Datenaustausch in parallel arbeitenden Multi-Mikrorechnersystemen |
-
1984
- 1984-03-19 US US06/589,692 patent/US4528626A/en not_active Expired - Lifetime
- 1984-10-26 PH PH31371A patent/PH24588A/en unknown
- 1984-11-29 KR KR1019840007514A patent/KR890003323B1/ko not_active IP Right Cessation
- 1984-11-30 JP JP59252117A patent/JPS60201464A/ja active Granted
- 1984-12-20 GB GB08432313A patent/GB2156113B/en not_active Expired
-
1985
- 1985-01-08 ZA ZA85183A patent/ZA85183B/xx unknown
- 1985-01-11 DE DE8585100105T patent/DE3567115D1/de not_active Expired
- 1985-01-11 AT AT85100105T patent/ATE39581T1/de not_active IP Right Cessation
- 1985-01-11 EP EP85100105A patent/EP0155443B1/en not_active Expired
- 1985-02-08 CA CA000473966A patent/CA1221173A/en not_active Expired
- 1985-02-18 ES ES540493A patent/ES8606692A1/es not_active Expired
- 1985-03-04 BR BR8500945A patent/BR8500945A/pt not_active IP Right Cessation
- 1985-03-07 MX MX204528A patent/MX158688A/es unknown
-
1990
- 1990-05-31 HK HK423/90A patent/HK42390A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4528626A (en) | 1985-07-09 |
| KR890003323B1 (ko) | 1989-09-16 |
| JPH0228181B2 (ja) | 1990-06-21 |
| KR850007129A (ko) | 1985-10-30 |
| MX158688A (es) | 1989-02-27 |
| EP0155443A1 (en) | 1985-09-25 |
| DE3567115D1 (en) | 1989-02-02 |
| PH24588A (en) | 1990-08-17 |
| ZA85183B (en) | 1985-11-27 |
| ES8606692A1 (es) | 1986-04-01 |
| CA1221173A (en) | 1987-04-28 |
| GB2156113A (en) | 1985-10-02 |
| EP0155443B1 (en) | 1988-12-28 |
| ATE39581T1 (de) | 1989-01-15 |
| GB8432313D0 (en) | 1985-01-30 |
| BR8500945A (pt) | 1985-10-22 |
| HK42390A (en) | 1990-06-08 |
| GB2156113B (en) | 1987-03-25 |
| ES540493A0 (es) | 1986-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |